이석희 SK하이닉스 사장이 중장기 메모리 기술 발전 방향을 소개했다. 

이 사장은 22일 열린 세계전기전자학회(IEEE) 국제신뢰성심포지엄(IRPS) 기조연설자로 나서 "디지털 트랜스포메이션 시대에는 메모리 중요성이 지금보다 더 커지게 된다"면서 "물질과 구조 혁신, 신뢰성 문제 해결로 메모리 기술을 진화시키겠다"고 말했다. 

이 시장은 10나노 이하 공정 D램을 만들려면 △패터닝(리소그래피) 한계 극복 △셀 커패시터 용량 유지 △저 저항 배선 기술을 개발해야 한다고 소개했다. SK하이닉스는 현재 극자외선(EUV) 공정을 도입해 소재, 결함 관리, 포토레지스트 개발 등의 작업을 하고 있다고 강조했다. 또 커패시터에 증착되는 유전체 두께 축소, 신규 소재 적용, 구조 혁신을 통해 셀 용량을 확대하고 있다고 설명했다.

차량용 반도체는 '소프트 에러' 해결이 중요하다고 말했다. 소프트 에러를 해결하려면 설계를 개선 시켜야 하지만, 동시에 비용이 늘어나게 된다. 이 사장은 "비용 부담을 줄이면서 설계를 개선한 공정을 개발하고 있다"고 말했다.

낸드플래시 분야의 기술 과제는 △HARC(High Aspect Ratio Contact) 식각(에칭) 기술 확보 △셀 유전체 특성 확보 △필름 스트레스 문제 해결로 요약된다. 

이 사장은 "낸드플래시에서 600단 이상 적층을 위해서는 높은 종횡 비율을 구현할 수 있는 에칭 기술이 필요하다"며 "셀 유전체 특성 확보를 위해 작은 플로그 안에 이종 물질을 균질하고, 빠르게 증착하는 원자층증착(ALD) 기술을 도입하고 있다"고 설명했다. 

또 웨이퍼가 휘거나 밀리는 현상(필름 스트레스 문제)을 해결하기 위해서 기계적 스트레스 레벨 관리와 셀 산화물, 질화물의 최적화를 진행하고 있다고 덧붙였다.

낸드 기술에서 옥사이드 나이트라이드(ON) 스케일링 기술 도입은 중요한 신뢰성 확보 과제 중 하나다. SK하이닉스는 낸드의 수평 전하 손실 개선을 위해 △DEEP Trap CTN △CTN층이 셀 사이에서 차단된 아이소레이트-CTN와 같은 구조를 개발해서 극복했다. 

현재 SK하이닉스는 '초 저전력 메모리'를 위해 컴퓨트 익스프레스 링크(CXL, 이기종 컴퓨팅 상호 연결 기술) 메모리를 개발 중이다. 이 사장은 "향후 뉴로모픽 반도체과 같이 중앙처리장치(CPU), 스토리지, 메모리가 결합되는 컨버전스 시대가 올 것"이라며 "메모리와 로직의 기술 융합이 필요하다"고 강조했다. 

이어 "미래에는 반도체, 인공지능, 통신 기술들이 융합해서 훨씬 적은 전력으로 더욱 빠르게 연결되는 초 연결시대가 될 것"이라며 "SK하이닉스는 ICT 사회에서 요구하는 전송 속도, 용량, 전략에 대한 다양한 솔루션을 지속적으로 제공할 예정"이라고 전했다. 

SK하이닉스는 10나노급 4세대(1a) 양산을 준비하고 있으며, 최근 176단 3D 낸드 개발에 성공했다.