<편집자 주> 그간 반도체 업계는 칩 사이즈를 줄이는 쪽으로 기술을 개발하며 경쟁해왔다. 최근에는 미세화가 한계에 다다름에 따라 기술 전장이 패키징쪽으로 넘어왔다. 전통 와이어본딩 및 솔더링 방식에서 다기능, 고집적화를 구현하기 위한 첨단 패키징 기술 적용이 확대된 것이다. 

다양한 기능을 원칩으로 집적화한 '헤테로지니어스 인티그레이션(Heterogeneous Integration·이종집적)' 기술이 각광받고 있다. 팬아웃(Fan-Out), 인터포저(Interposer), 하이브리드 본딩(Hybrid Bonding), 포베로스(FOVEROS) 등 새로운 패키징 기술명도 난무한다.

반도체 전공정에 힘을 쏟던 TSMC, 인텔, 삼성전자 등은 반도체 후공정(패키징) 기술에 주력하기 시작했다. 최근에는 미국, 일본 정부도 나서서 패키징 기술 개발에 힘을 실어주고 있는 상황이다. 국내에서도 국책 과제를 통해 패키징 기술 개발이 한창이다.

디일렉은 최리노 인하대학교 신소재공학과 교수와 인터뷰를 통해 이종집적 패키징 기술과 업체 동향 등에 대해 들어봤다. 

인터뷰 진행 : 한주엽 디일렉 대표
정리 : 이나리 기자

- 올해 초 대만 TSMC는 연례 기술 심포지엄에서 "2나노 뒤로는 우리가 로드맵이 아직 서 있지 않다"고 말하며 패키징 이야기를 했고, AMD 등의 업체에서 새로운 패키징 기술 이야기를 한 부분에 제가 주의 깊게 들었습니다. 패키징은 후공정이라고 부르죠.

"그렇죠. 후공정이라고 부르죠"

- 전공정과 후공정. 전공정 쪽에 계신 분들은 예전에 "후공정은 고급기술은 아니다"라는 식으로 말을 했습니다. 지금은 많이 바뀌었죠?

"지금은 많이 바뀌었습니다. TSMC가 '통합팬아웃(InFO)'라는 기술로 애플 물량을 다 받아 가면서 후공정을 통해서 돈을 크게 벌 수 있었고, 이것이 '핵심(Key) 테크놀로지'가 될 수 있다는 것을 보여줬죠. 그 이후에는 후공정이라는 것이 굉장히 중요한 파트가 됐습니다."

<편집자 주> * 팬아웃(Fan-Out): 전자회로기판(PCB)를 사용하지 않고 칩과 칩 바깥 영역의 입출력 단자를 연결함으로써 집적화와 전기적 성능을 향상시키는 기술. 
* 통합팬아웃(InFO): 2016년 TSMC가 애플의 애플리케이션 프로세서(AP)와 D램 메모리를 FO 기술로 개발하면서 시장이 성장됨. 

- 'InFO'는 패키징 업계에서 이야기할 때 '팬아웃(Fan-Out)' 기술입니다. 

"네. 삼성도 현재 팬아웃 기술을 개발하고 있습니다."

- 예전에 나온 기술은 패널레벨패키지(PLP)였습니다. 

"패널레벨패키지(PLP)도 하고 웨이퍼레벨패키지(WLP)도 하는 것으로 알고 있습니다."

- 쉽게 말해, 동그란 것도 하고 네모난 것도 할 정도로 반도체 업계의 생산 방식이 많이 바뀌고 있습니다. 패키징 쪽은 투자 비용이 전공정에 비해 크게 들어가지 않습니까?

"그렇죠. 요즘에 새로운 하이테크 성능의 팹을 지을 때 기본적으로 10조원 정도 듭니다. 이에 비하면 패키징 투자비는 상당히 적은 금액이라고 볼 수 있죠. 전공정은 극자외선(EUV)도 들어가야 하고, 각종 작은 선폭을 위한 장비들이 요구되면서 시설투자 비용이 비쌉니다. 후공정은 전공정 보다는 덜 들어가는 편이죠." 

- 최근 TSMC에서 "2나노 이후로는 로드맵이 있지 않다"라고 발표했습니다. 그 뒤로는 없는 겁니까?

"우선 게이트올어라운드(GAAFET:Gate All Around 전계 효과 트랜지스터)까지는 어느 정도 사업화가 됐고, 삼성의 경우에는 3나노에 들어간다고 했습니다." 

<편집자 주>* GAAFET: 위, 좌, 우 3면만 게이트로 쓰는 핀펫(Fin-FET)과 달리 아랫면까지 모두 쓰는 4차원 방식의 구조. 집적도 높이면서 소형화된 트랜지스터를 제작할 수 있는 기술. 

- GAA(Gate All Around) 기술은 지난번 저희 영상 때 한번 다뤘었죠.

"그 다음에 CFET(Complementary FET), 종형 FET(Vertical FET) 등의 기술이 이야기되고 있지만, 실제로 그 기술로 소자를 구현한 업체는 아직까지 없습니다. 이 기술을 구현하려면 풀어야 할 숙제가 굉장히 많습니다. 또 들어가는 투자비를 고려했을 때 시도하기가 쉽지 않을 것으로 판단됩니다." 

<편집자 주> * CFET: 1나노미터에서 채용될 가능성이 있는 구조. 두 종류의 FET을 하나의 실리콘 위에 제조해서 사용 면적을 줄이고, 비용도 절감할 수 있다. 

* 종형 FET: 에피택시얼 성장 기판을 써서 칩 아래쪽 층에 드레인 전극, 위쪽층에 소스 전극을 두고, 게이트 전극은 중간의 에피택시얼층 내에 매입한 구조이다. 주로 전력용 소자에 쓰인다.  

- 그럼 지금 7나노, 5나노로 생산되는데요. 시간이 지나 3나노 혹은 2나노로 내려갔을 때 그다음이 없다면 공정이 계속 머물러 있어야 된다는 이야기인가요?

"머물러 있진 않을 겁니다. 어떤 형태로든지 하이 퍼포먼스를 키우려는 요구가 들어오겠죠. 그래야 이 시장이 성장할 수 있습니다. 그간 반도체 업체는 스케일링을 해서 성능을 높이고, 성능이 좋아지니까 그것을 이용해서 다른 칩을 만들었죠. 고객의 구매로 번 돈을 다시 투자를 해서 스케일링을 하고, 이것이 지금까지 반도체 트랜지스터의 방식이었습니다. '무어의 법칙' 이라고 불러졌지요."

"이제는 이 방식이 바뀌어 가는 상황입니다. 스케일링만 하면 모든 것이 해결됐던 시대였는데, 점점 어렵다는 것은 누구나 다 느끼고 있습니다. 스케일링이 점점 어려워지고, 돈이 더 많이 들어가는 상황이 되면서 TSMC가 패키징 분야를 내세우기 시작했습니다. 패키징 분야(후공정 분야)를 들고 나왔고 굉장히 성공적이었던 거죠."

- 말하자면 '모어 댄 무어(More than Moore)'라고 부를 수 있겠네요. 아니면 '비욘드 무어(Beyond Moore)' 입니까?  

"모어 댄 무어라고 부를 수 있죠. 비욘드 무어는 조금 다른 개념입니다. 여러 가지 펑셔널리티를 단순히 로직칩 또는 메모리칩만 만든다는 개념이 아니라 로직과 메모리가 합쳐질 수 있다는 것입니다. MEMS 또는 센서가 합쳐질 수도 있지요. 이런 다양한 기능을 갖다가 붙일 필요가 있습니다. 왜냐하면 모바일은 폼팩터가 점점 작아지는데, 모든 것들을 집어넣을 수 있는 기술이 요구됩니다. 최근 '헤테로지니어스 인티그레이션(Heterogeneous Integration·이종집적)'이 나오고 있는 이유입니다. 

<편집자 주> * 헤테로지니어스 인티그레이션(이종집적): 프로세서, 메모리, 센서, 광, RF, MEMS와 같이 다양한 기능의 소자들을 통합하기 위해 기존의 솔더링이나 와이어 본딩이 아닌 재배선(RDL) 공정 등을 사용해 회로 간 미세연결 구조를 구현하는 기술.

- 헤테로지니어스 인티그레이션. 뭔가 다른 것들을 많이 붙여서 하나로 집적하겠다. 

"네. 맞습니다."

- 최근 대만에서 온라인으로 개최된 '컴퓨텍스 타이페이'에서 AMD가 중요한 발표를 했습니다. 그것이 어떤 내용인지 설명해 주시죠. 

"우선 말씀드리기 전에 저는 프론트엔드(전공정)을 하는 사람이기 때문에 이 분야에 대해서 완벽한 전문가는 아닙니다. 저는 반도체 쪽에서 돌아가는 얘기들을 듣고 이런 것들의 의미를 파악한 것입니다." 

"AMD가 젠3 라이젠 중앙처리장치(CPU)를 내놓으면서 'V-캐시'라는 기술을 들고나왔습니다. 이 기술은 CPU 위에다가 S램을 얹었죠. 기존에는 마이크로 범프를 이용해서 붙이고, 하나의 칩으로 만드는 방법이 일반적이었습니다. V-캐시는 카파 to 카파를 집적 붙여서 범프 없이 하나의 칩으로 만들어내는 기술입니다. 이것을 AMD가 발표를 한 거죠. 

- 한국에서는 이 내용이 스포트라이트를 받지 못했습니다. 그러나 이쪽 분야의 전문가들은 "대단한 것이 아니냐"란 얘기들이 많았다면서요? 왜 그런 겁니까?

"기본적으로 '헤테로지니어스 인티그레이션' 기술을 사용해 잘 만들었기 때문입니다. 헤테로지니어스 인티그레이션이 각광을 받은 계기는 2015년 국제반도체기술로드맵(ITRS)이 더이상 로드맵을 우리가 만들지 않겠다고 발표했을 때부터 입니다. 그 이유는 프론트엔드에서 미세공정으로 가기 쉽지 않고, 그 기술을 공급할 관련 고객사가 많지 않기 때문이죠."

"그 대신에 헤테로지니어스 인티그레이션 로드맵(HIR)을 만들기 시작했습니다. HIR은 시스템 차원에서 여러가지 칩을 갖다가 얹어서 기술 개발하는 것에 공동에 노력을 해야 한다는 이야기입니다. 아까도 말씀드렸지만, 반도체라는 것은 스케일링을 통해서 돈을 벌어서 계속 재투자를 해서 산업을 키워왔는데요. 이제는 시스템 레벨에서 여러 가지 펑셔널리티와 칩들을 하나에 올리고, 그것으로 돈을 벌 수 있게 만들다는 것이죠."

"헤테로지니어스(다른 제품, 다른 환경, 다른 종료의 해당)라는 것은 호모지니어스(같은 플랫폼, 같은 종류, 같은 환경)가 아닌 여러 가지 다른 것들입니다. 로직, 메모리, 펑션이 다른 것들도 있지만 더 중요한 것은 테크놀로지 노드입니다. 3나노, 5나노 등의 비싼 테크놀로지 노드로 만들어야 하는 칩이 있는 반면, 22나노 테크놀로지 노드로 만들 수 있는 칩도 많습니다. 원칩으로 만드는 것이 수율과 공급망 측면에서 무조건 유리한 것이 아니라는 거죠. 작게 만들어야 될 것은 작게 만들고, 하이 퍼포먼스로 만들어야 될 것은 하이 퍼포먼스 테크놀로지로 만들고, 아닌 것들은 아닌 것대로 만들어서 시스템 단에서 붙여서 만들자. 이것을 헤테로지니어스 인티그레이션이라고 합니다."

- 과거에 시스템온칩(SoC)을 만들 때는 칩 다이 하나에 그래픽처리장치(GPU)도 넣고, 중앙처리장치(CPU)도 넣고, 메모리 캐시도 넣고 여러가지를 다 넣어서 하나로 만들었는데요. 

"이제는 패키징 단에서 그렇게 만들려고 합니다. 현재 굉장히 다양한 기술들이 개발돼 있습니다. 팬아웃(Fan-Out), 인터포저(Interposer)를 비롯해 오늘 발표한 하이브리드 본딩(Hybrid Bonding) 기술이 있습니다. 여기서 중요한 것은 칩을 붙일 때 입출력(I/O)이 많아져야 된다는 것입니다."

- 데이터를 주고받아야 한다는 거죠.

"그렇죠. I/O의 숫자를 늘려야 의미가 있습니다. I/O는 딜레이를 줄여주고, 전력 소모를 감소시켜 줍니다. 이것을 짧게 만드는 것은 스태킹을 하면서 올라가는 방법입니다. '마이크로 범프' 방법은 I/O의 숫자가 제한된다는 것이 문제입니다. 칩이든 웨이퍼든 만들어서 붙이면 두께가 상당합니다. 그러다 보면 얼라인을 해서 붙이는 것이 쉽지가 않죠. 범프들을 크게 만들어야 되고, 그러다 보면 I/O의 숫자는 항상 제한될 수밖에 없습니다."

- 그래서 그것을 늘린 방법 중에 팬아웃(Fan-Out)이 있군요.

"그렇죠. 에어리어를 늘려서 I/O 수를 늘렸었는데, 이제는 카파 to 카파로 붙입니다. 즉, 카파로 인터커넥트 메탈을 만들고, 백엔드를 카파로 만든 다음에 이것들을 잘라서 붙일 수 있다는 얘기거든요. 아이디얼하게 생각한다면 엄청나게 많은 수의 I/O가 나올 수 있습니다."

- 속도도 빠르구요.

"그렇죠. 속도도 빠르구요."

- 만약 카파 to 카파, 구리하고 구리를 붙이면, 볼이 필요 없는 것 아닙니까? 

"필요 없죠."

- 인텔에서 내놓은 '포베로스(FOVEROS)'인가요? 이 기술은 범프를 이용하는 것이죠?

"마이크로 범프를 이용합니다."

<편집자 주> *포베로스(FOVEROS): 컴퓨팅 타일을 나란히 배치하지 않고 반도체를 수직으로 쌓아 올리는 기술이다. '로직-온-로직'으로 고성능 프로세서까지 3D 적층이 가능하다.

- 지금 AMD는 TSMC로부터 의뢰해서 카파 to 카파를 사용하는데요. 범프 없이 카파 to 카파로 쭉 간다면, 범프를 생산하는 회사의 밑에 절연하려고 언더필(underfill)을 넣는 회사들의 재료 사용량이 확 줄어들 수도 있겠네요. 

"모든 제품이 카파 to 카파로 갈 수 있는 것은 아닙니다. 이것이 비싼 공정이 될 테니, 필요로 하는 시장들만 그쪽으로 가겠죠. 반도체에서 I/O를 많이 필요로 하는 분야는 비싼 시장일 수밖에 없으니까요. 당연히 카파 to 카파로 가는 칩이 많아지고 이쪽은 돈이 벌려지는 시장이 되겠죠.

- 옛날에는 금선 같은 것으로 와이어 본딩을 하다가 이제 볼로 바뀌었고, 그 다음에 직접 붙이는 방향으로 바뀌었군요. 어쨌든 이 시장이 쭉 간다고 하면, 와이어 본딩은 과거의 기술이 된다고 봐야되는 것이죠?

"지금도 와이어본딩 쓰는 곳도 있습니다. 없어지는 기술이 아닙니다."

- 범프로 해야 되는 칩들은 옛날 것을 쓰긴 하겠죠? 

"좀 더 저렴한 프로세스이니까요. 그렇게 만들어야 되는 제품군이 분명히 있습니다."

- 시장에서 볼 때는 과거의 기술을 하는 회사보다는 미래의 기술을 하는 회사에 좀 더 높은 밸류를 쳐줄 수밖에 없을텐데요. 지금 한국에서는 국가과제나 기업별로 헤테로지니어스 인티그레이션 연구 개발이 잘 이뤄지고 있습니까?

"아직까지 이 기술이 과제로 된 사례는 없습니다. 개별적인 차원에서는 조금 있을 수는 있겠죠. 저도 다 파악을 한 것은 아니니까요. 그런데 이 기술이 단위마다 개발해야 될 것은 아닙니다. 며칠 전에 바이든 행정부가 행정명령을 내렸던 100일 공급망 계획에 따르면 반드시 개발해야 될 기술로 '어드밴스드 패키징'이 언급됩니다. 그리고 리서치 부분에서도 '어드밴스드 패키징'을 NSTC(National Semiconductor Technology Center)로 펀딩을 하겠다는 내용이 들어가 있습니다."

- 정부가요? 미국 정부가 그렇게 했던 적이 있나요?

"미국은 기본적으로 '내셔널(National)'을 넣어서 만드는 것을 굉장히 극도로 싫어하는 나라입니다. 이런 부분들은 개별 기업들이 직접 연구해야 되고, 국가는 인력을 키우고, 인프라를 준다는 개념이었습니다. 이제는 국가적인 아젠다가 바뀌어 간다는 의미죠. 이 산업은 민간에서 하도록 했더니 결국은 다 외국이 하더라. 국가적인 차원에서 패키징 개발을 해야하고, 테크놀로지 센터가 필요하다는 얘기가 나온 것이죠. 그 중에 어드밴스드 패키징'이 포함됩니다.

- ITRS 다음에 로드맵으로 나온 것이 HIR(헤테로지니어스 인티그레이션 로드맵)? 이것은 어디서 로드맵을 내놓는 거예요? 
 
"ITRS를 만들던 사람들이 같은 기관에서 만듭니다. 미국 반도체산업협회(SIA)에서 아마 주도를 하고 있을 겁니다.

<편집자 주> * HIR은 전기전자학회(IEEE)의 전자패키징 소시어티(Electronics Packaging Society)에서 만들었다.

- 미국 반도체산업협회(SIA)는 옛날에는 칩의 크기를 계속 줄이는 방향으로 갔다면 이제는 시스템 차원에서 어려워졌으니까요. 요즘 애플 에어팟에도 시스템인패키지(SiP)가 적용되잖아요. 같은 개념인지는 모르겠는데 SiP 수요도 엄청 많이 늘어난다고 하더라고요. 

<편집자 주> * 시스템인패키지(SiP): 서로 다른 기능의 소자들을 하나의 패키지화 하는 방식이다. 소자간 접속경로를 줄여 고성능, 우수한 전기적 특성을 강화한다. 

"시스템인패키지(SiP)는 여러 군데서 수요가 들어가죠. 최근 폼팩터가 작아지는 제품들이 많아지고, 전력도 적게 써야 되고, 그러다 보니 작은 애플리케이션에 적용되고 있습니다.  

- 말씀하신 대로 미국에서도 헤테로지니어스 인티그레이션에 대한 연구를 굉장히 중요하게 생각하고 있군요. 

"그리고 TSMC가 일본과  공동연구를 하자는 부분도 패키징입니다. 

- 얼마 전에 기사가 많이 나오지 않았습니까? 일본 정부에서 돈을 많이 대고 지원도 많이 해준다고 했습니다. 

"맞습니다. 일본이 패키징 기술 연구를 많이 해오면서, 연구 인프라를 확보하고 있습니다. 대만 TSMC는 이 부분이 사업적으로 중요하다고 판단해서 일본과 공동 연구를 하겠다는 것이죠."

- 교수님은 과거 한국산업기술평가관리원에서 반도체 PD를 하시면서 과제기획를 많이 하셨고, 지금 다시 학교로 돌아오셔서 학생들을 가르치시고 여러 가지 일을 하시는데요. 지금 (패키징 기술 관련) 국책과제 또는 우리가 만들어야 된다는 목소리가 있습니까?

"우선 센터를 만들고, 충북에서 패키징 팹을 하겠다는 이야기도 있고, 이와 관련해서 예비타당성조사(예타)도 진행될 예정입니다. 그런데 그것이 헤테로지니어스 인티그레이션에 포커스를 두고 있지는 않습니다. 그러다 보니 이 부분을 어떻게 잘 이끌어 나가야 될지에 대해 많은 고민을 하고 있죠."

- 우리가 기존에 얘기하던 외주반도체패키지테스트(OSAT). OSAT라는 게 외주로 반도체 패키징이나 테스트를 해주는 전문회사들이잖아요? 칩팩, 앰코 이런 회사들이 있습니다. 헤테로지니어스 인티그레이션이 전공정 쪽에 기술력이 있어야 할 수 있는 것인가요?

"상당히 많이 필요합니다. TSMC도 결국 그런 기술을 기반으로 올라오고 있는 것이고, 그다음에 패시브 소자 같은 것들도 만들어서 칩 단위로 만들 수 있어야 됩니다. 그러려면 커패시터 또는 레지스트리를 만들어야 되는데, 그러려면 굉장히 우수한 전공정 능력을 가지고 있어야 합니다. 그 결과 카파 단으로 나왔단 이야기는 웨이퍼 레벨 단이 됐다는 이야기입니다. 물론 이게 웨이퍼 to 웨이퍼가 될 것인지는 모릅니다. 다이 to 다이가 될 수도 있고 다이 to 웨이퍼가 될 수도 있기 때문이죠." 

"수요를 생각한다면, 웨이퍼 to 웨이퍼가 됐을 때 수율과 여기에 수율이 곱셈이 돼버리는 상황이 되버립니다. KGD(Known Good Die, 멀티칩 모듈 내에 본딩 준비가 돼 있는 완전히 테스트된 칩)를 찾아내고 KGD를 찾아내서 붙이면 수율이 올라갈 수 있습니다. (잘 붙는다는 가정하에) 좋은 놈들만 찾아서 붙이다 보면요. 수율을 생각했을 때는 물론 웨이퍼 to 웨이퍼의 수요들도 있을 테지만 그렇지 않은 수요들도 많이 있습니다."

- 예전에는 교수님께서는 국제반도체소자학회(IEDM) 등에도 많이 참석하셨는데요. 최근 동향들도 다 그런 쪽으로 가고 있습니까?

"그렇죠. 프론트엔드에서 나오는 것들이 이제는 파워풀한 것들이 나오기가 힘든 상황이죠. IMEC 같은 데서 이론적으로 CFET이라는 걸 갖다가 시뮬레이션해서 내고 아니면 종형 FET을 내고 이런 부분들이 있지만 이제는 프론트엔드를 하는 분들도 적층에 관심이 많아요. 그래서 제가 연구했던 것도 모놀리식3D(M3D)입니다. 이외에도 패키징 단에서 붙일 수 있는 부분들. 이제는 패키징 단이라고 부르기가 어렵죠. 프론트엔드 쪽에 거의 들어온 기술들이니까요. 그런 부분들에 대한 연구들이 계속 나오고 있습니다." 

- 큰 그림에서 반도체 공정의 미세화나 진보 이런 것들이 이제 바뀌고 있다는 것이군요.