[Zoom-in] 반도체 나노 표기법의 폐해

삼성·TSMC 7나노와 인텔 7나노는 같을까

2021-07-26 한주엽 기자

1904년 진공 상태 유리공 속에 필라멘트와 음극(cathode), 양극(anode) 두 개 금속판 전극을 넣은 구조로 진공관이 나왔다. 진공관은 두 극 사이 전류가 흐르는 형태로 작동했다. 1900년대 초기에 나왔던 라디오나 텔레비전에는 모두 진공관이 달렸다. 진공관 발명은 역사에 기록됐으나, 전자산업을 일으키진 못했다. 필라멘트는 오래 쓰면 타서 끊어졌고 열이 많이 났다. 진공관을 사용한 최초 컴퓨터 에니악에선 열과 빛이 다량으로 방출됐다. 이로 인해 몰려든 나방으로 합선이 일어나는 일도 잦았다고 한다. 반세기 가량 흐른 1947년 겨울, 미국 벨연구소에서 트랜지스터가 개발됐다. 트랜지스터는 진공 상태 유리공도, 뜨거운 열도, 오래 사용하면 타서 끊어지는 필라멘트도 없는 아주 단출한 구조였다. 스위칭 속도는 진공관 대비 20배나 빨랐다. 크기가 작고 생산이 용이했다. 고장도 적었다. 더 작은 전자제품을 더 저렴한 가격에 만들어낼 수 있게 됐다. 그러나 복잡한 기능을 수행하려면 트랜지스터 여러 개를 넣어야 하는 불편함이 있었다. 1958년에는 집적회로(IC)가 나왔다. IC는 다수 트랜지스터가 칩 하나에 집적된 방식이었다. IC 칩 하나로 필요한 여러 기능을 수행할 수 있게 되면서 전자산업은 크게 번성하기 시작했다.

미국

트랜지스터 밀도 높이기 경쟁

IC 발명은 반도체 업계의 게임 룰을 제시했다. 인텔 창업자 고든 무어는 1965년 4월 당시 유력 전자 잡지였던 일렉트로닉스 매거진에 '집적회로에 더 많은 부품 밀어넣기(Cramming more components onto integrated circuits)'라는 글을 썼다. 그 유명한 '무어의 법칙'이 이 글에서 시작됐다. IC 내 트랜지스터 밀도가 높아질수록 제조비용은 급격하게 떨어진다는 것이 그의 주장이었다. 무어는 이 글에서 "집적도는 1년에 약 두 배 속도로 증가하고 있다"면서 "5년 뒤인 1970년에는 최소 부품당 제조원가는 현재의 10분의 1로 떨어질 것"이라고 예측했다. 10년이 흐른 1975년 무어는 1년에 두 배가 아니라 "약 2년마다 칩의 집적도는 두 배씩 증가한다"며 자신의 이론을 수정했다. 동일 면적에 더 많은 트랜지스터를 우겨넣으면 성능이 높아진다. 전력 소모량도 낮아진다. 무엇보다 무어의 저 주장처럼 더 저렴하게 만들 수 있다. 무어의 이론은 '중력' 같은 자연계 법칙은 아니지만, 일부 법칙성을 갖고 있었다. 상업적 관점에서 반도체 업계는 경쟁에서 이기기 위해, 더 많은 이익을 남기기 위해 집적도를 높이는 데 매진했기 때문이다.

고든

집적도

1993년 미국반도체산업협회(SIA)는 미국 내 국가반도체기술로드맵(NTRS)을 만들었다. 장비, 재료, 각종 부품 업체와 협업을 위한 시도였다. NTRS는 1998년 일본과 한국, 대만, 유럽이 참여하면서 국제반도체로드맵(ITRS)으로 격상됐다. 모든 산업계가 이 로드맵에 맞춰 움직였다. 그러나 ITRS는 지난 2016년 5월 발간한 ITRS 2.0을 마지막으로 더 이상 로드맵을 내놓지 않고 있다. 2020년대에 이르러서는 더 이상의 선폭 축소가 어려울 것이라는 결론을 내서다. 국제전기전자기술자협회(IEEE) 주축으로 이뤄진 국제디바이스시스템로드맵(IRDS) 조직이 이후 백서 등을 발간하며 기술 진화상을 얘기했으나 이 역시 2024년 이후로는 선폭 축소가 어렵다는 결론을 내렸다.

반도체 나노 표기법의 폐해

그렇다면 정말 2024년(3나노) 이후로는 진화가 어렵다는 얘기인걸까. 결론부터 말하자면 그렇지 않다. 이에 앞서 짚어야 할 게 있다. 업계와 학계에서 반도체 기술 수준을 가늠하는 나노 표기법 기준을 없애자는 주장이 나온다는 점이다. 반도체 트랜지스터는 전류가 소스에서 드레인으로 지나가는 구조를 갖고 있다. 소스와 드레인 사이에 게이트가 존재한다. 게이트는 전류를 흘리거나 끊는 스위칭 역할을 맡는다. 과거에는 소스, 드레인 사이 게이트 간격을 재서 "90나노, 65나노 기술 노드로 만들어진 제품"이라고 했다. 그러나 최근 경쟁 심화 및 기술 마케팅 목적으로 이 숫자는 최소 물리 게이트 길이보다 훨씬 작은 수치로 불리고 있다. 특히 16나노(TSMC), 14나노(삼성전자) 공정에서 게이트 모양이 3D로 만들어지기 시작한 핀펫(FinFET) 기술 도입 이후부터 괴리는 더 커지고 있다.

안진호 한양대학교 교수는 디일렉과의 인터뷰에서 "반도체 기업이 기술 세대라고 부르는 숫자(10나노, 7나노, 5나노)는 실제 제품의 최소 게이트 길이와는 전혀 관계가 없게 됐다"고 말했다. 최리노 인하대학교 교수 역시 본지와의 인터뷰에서 "과거에는 기술 노드에 맞춰 한 세대당 0.7 정도씩 곱해 비교적 정확하게 크기를 줄여왔다면(90나노→65나노→45나노→32나노→22나노), 10나노대에 접어들면서부턴 그렇지 않게 됐다"고 말했다. 실제 트랜지스터 게이트 길이가 줄지 않았음에도 신 구조, 신 재료 도입으로 (게이트 길이가 줄어든 만큼) 공정 기술이 발전했다는 의미로 10나노, 7나노라는 용어를 쓰기 시작했다는 것이다. 선폭 축소와 동등 수준의 기술적 진보 혹은 등가(等價)적 축소(equivalent scaling)가 있었다는 얘기다. 최 교수는 "더 이상 크기가 작아지기가 어려워지니 다른 기술을 집어넣어 성능과 밀도를 높인 것"이라고 설명했다.

폐해는 있다. 같은 기술 노드라 불리더라도 집적도는 모두 다르다. TSMC와 삼성전자 10나노 칩의 제곱밀리미터당 트랜지스터 집적도는 5000만개 수준인 반면 인텔은 1억개가 넘는 것으로 학계나 업계 자료에선 보고되고 있다. 7나노에 이르러서야 TSMC와 삼성전자가 생산한 칩 제곱밀리미터당 트랜지스터 집적도가 1억개 안팎에 이른다. 이런 차이는 혼란을 야기했다.

LMC 집적도 미터법 제안 수면 위로

지난해 4월 MIT와 스탠포드, 버클리, TSMC 소속 과학자 9인은 IEEE 회보에 '반도체 기술을 위한 밀도 측정법(A Density Metric for Semiconductor Technology)'이라는 기고글을 냈다. 이들은 반도체 제조 기술의 발전을 측정하고 표현할 수 있는 명확한 근거의 새로운 측정 표시법이 필요하다고 했다. 그래서 제안된 것이 'LMC(Logic, Memory, Connectivity) 집적도 미터법'이다. LMC는 DL, DM, DC로 구분된다. DL(density of logic transistors)은 로직 트랜지스터 밀도를 의미한다. DM(bit density of main memory)은 메인 메모리 비트 밀도를, DC(density of connections between the main memory and logic)는 로직과 메모리간 연결부(connections) 집적도를 말한다.

로직,

기고자들은 LMC 집적도 미터법이 반도체 업계와 고객, 소비자, 투자자가 명확하게 의사를 소통할 수 있는 공통 언어 역할을 할 수 있다고 했다. 이들은 기고에서 "(더 이상 반도체 회로 선폭을 줄이기 힘들다는 얘기는) 기술 발전이 곧 한계에 도달한다는 잘못된 인식을 줄 우려가 있다"면서 "반도체는 계속 발전할 것이고 2D 미세화 외 3D 적층 등 다양한 발전 방안이 있다"고 했다. 반도체 업계는 3나노 이후 로드맵을 내놓고 있지 않다. 기술 로드맵이 없는 것일까. 아니면 표기법을 고민하는 것일까. 3나노 이후로는 나노 표기법이 사라질 지도 모른다.