[기고] 반도체 가상 제조를 활용해 '설계 기술 동시 최적화'

2021-08-30     이나리 기자

글: 조셉 어빈 램리서치 반도체 프로세스 및 공정 디렉터 

설계 기술 공동 최적화(Design Technology Co-Optimization, DTCO)를 사용하면 반도체 기술 개발 초기 과정에서 설계 및 공정(제조)을 동시에 충독할 수 있다. DTCO는 DFM(Design for Manufacturing, 제조과정을 고려한 설계방식)과 유사하지만 생산에 적용되지 않거나 성숙도가 낮은 선행기술 개발에 주로 사용된다는 점에서 다르다. DTCO는 설계(레이아웃)에서 기인하는 문제를 예측하고, 공정 레시피를 최적화 하는데에 도움을 준다. 또 이를 통해 생산 수율을 개선할 수 있다. 그러나 반도체 설계를 위한 DTCO에는 크게 세 가지 어려움이 있다. 

a) DTCO를 위한 데이터는 하나의 단일 플랫폼이 아닌 나뉘어진 각각의 소프트웨어로부터 나오기 때문에, 데이터를 통합 및 취합하는 것이 어렵다.
b) 한곳에 모아두기만 한 데이터는 복잡할 뿐만 아니라 각기 다른 범위나 규모 그리고 다양한 추상화(abstraction) 수준이 서로 달라 각각의 기술적인 요소들을 연결하기가 힘들다.
c) 최적화 자체도 변수가 많고 복잡해 계산이 어렵다.

단편화되어 흩어져 있는 소프트웨어와 데이터 

소프트웨어 단편화와 데이터 문제는 공정과 설계를 통합하는 기술과 소프트웨어 패키지 구성의 다양함에서부터 비롯된다. 이는 다음과 같은 사항들을 포함한다. 

• 2차원(2D)적이고 계층적이며 추상화 수준이 높은 집적 회로(IC) 설계 공정
• 일반적인 광근접보정(optical proximity correction, OPC) 및 역(inverse)리소스래피 기술의 규칙과 모델이 되는 2D 기반의 전산 리소그래피
• 공정 개발을 위한 측정, 경험적, 통계적 분석, 머신러닝을 통한 수율, 공정 최적화
• TCAD(technology computer-aided design)를 사용해 상대적으로 작은 영역에 대한 시뮬레이션 정확도를 구현하는 소자 및 성능 최적화

변수가 많고 복잡한 최적화의 특성

이들 플랫폼을 서로 연결하지 않으면, IC 설계, 리소그래피, 수율 및 공정 최적화, 소자 설계에서 발생하는 다양한 변수 간의 복잡한 상충관계를 이해하기가 어렵다. 풀스택(full-stack) DTCO를 지원하려면 각 구성요소의 거동에 대한 이해를 중심으로 이들 각 구성요소와 그 데이터를 통합해야 한다. 또한 기본 데이터 세트가 방대하고 복잡하기 때문에 전산상에서 효율적인 방식으로 반드시 설계 내용을 공정 기술과 연결해야 한다.

DTCO에 필요한 조각 잇기

가상 제조 소프트웨어는 2차원 도식(설계) 데이터와 공정정보를 사용해 실제 팹에서 제조되는 3차원의 반도체 소자와 동일한 가상모델을 생성한다. 가상제조는 설계와 공정 흐름 간의 복잡한 상호작용을 예측하여 제조 전에 공정 문제를 파악할 수 있게 한다. 가장 중요한 것은 설계 데이터, 전산 리소그래피, 수율·공정 최적화, TCAD 소자·성능 데이터를 서로 연결해 DTCO 연구를 할 수 있다는 점이다. 이 소프트웨어는 DTCO에 필요한 이 같이 단편화된 모든 플랫폼을 하나로 모아준다. 이때 각 프레임워크를 교체하는 대신 그 강점을 활용하고 통합한다는 점에서 전산 효율성이 돋보이는 소프트웨어다. 로직 스케일링의 한 예시는 DTCO에 가상 제조를 사용할 때의 효율성을 보여준다. 이 예시에는 고밀도 패터닝에 수반되는 장단점들을 포함한다. 최근 램리서치는 imec과 협업해 imec의 7나노미터(nm) 노드에서 하프 피치가 16나노인 제2금속(Metal 2, M2) 라인 패터닝을 할 때의 문제점을 해결했다. imec 7나노 노드는 5나노 파운드리 노드에 해당한다. imec은 이 라인 패터닝 방식에 극자외선(EUV) 리소그래피 공정의 대안으로 자기정렬방식의 4중 패터닝(SAQP)을 사용하는 방법을 고려했다.  imec은 램리서치 자회사인 코벤터와 함께 SEMulator3D를 사용해 해당 노드의 가상 모델을 만들다. 또 최적화되지 않은 상태의 SAQP 공정의 수율을 예측했다. 이후 실물(웨이퍼) 데이터를 사용하여 모델을 보정했다. 이 모델은 16나노 ±10% 하프 피치가 목표인 기존 SAQP 공정의 고유 고장률을 최소 9%로 예측했다. 이후 이 모델로 실험계획법(DOE) 을 통해 공정 제조 변동성의 영향을 파악했다. 가상 제조와 고급 공정 제어를 이용해 공정 목표를 다시 정해 고유 고장률을 1% 미만으로 낮췄다[그림 1]. 이것은 전산 리소그래피와 제조를 연결해 DTCO를 실시하는 좋은 사례다.
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가상 제조는 앞서 언급한 네 가지 주요 영역 △칩 설계와 공정 △전산 리소그래피와 제조 △소자 패터닝과 공정 옵션 △제조 통합과 소자 성능에 걸쳐 추상화 및 복잡도 레이어를 연결할 수 있다. 이같은 사용례를 아래에서 자세히 살펴보겠다.

#1: 칩 설계와 공정 통합

칩 설계 방법은 추상화 수준이 높다. 2D 레이어(또는 도식)를 사용하며 면적이 큰 3차원(3D) 실리콘 구조에 이같은 설계를 투영한다. 이 방식은 추상화 수준이 이보다는 낮은 3D 구조의 작은 피처와 제작물에 집중하는 반도체 공정 개발 및 통합과 상당히 다르다. 가상 제조를 사용할 때에는 설계를 공정과 연결하기 위해 설계 레이어를 다룰 수 있는 크기의 타일로 자동 세분화한다[그림 2]. 이 타일들은 동시에 공정이 진행된다. 즉, 교차 타일 상관분석(cross-tile correlation) 후 2D 칩 설계를 3D 공정 기반의 구조와 연결해 전체 셀을 자동으로 만든다. 이로써 완전한 가상 실리콘 구조물과 동일하게 만들어진다. 전체 타일 규칙 검사, 가상 계측, 3D 모델 영역을 분석해 공정 민감도나 구조 위반(결함)을 확인하는 '구조 탐색' 등의 기능이 가상 제조 공정에 완전히 통합돼 있다. 또한 전 영역에 대해 각 타일마다 R/C 분석과 누설 검사를 실시하고 수집한다. 웨이퍼 제조 전에 잠재적 소자 불량과 수율 문제를 파악할 수 있다.
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예를 들어, 3D 설계 규칙 검사(DRC)의 결함은 2D 도면으로 예상하기가 어렵다. 따라서 자동 3D 가상 계측을 통해 공정 범위 최적화, 설계도면의 취약점 분석, 설계 내용 최종 승인을 위한 대형 셀 또는 칩 전체 수준의 DOE를 지원할 수 있다. 가상 계측은 실리콘 팹 데이터에 선행하여 불량을 파악하는 테스트 매크로, 자동 엣지 배치 오류(EPE) 파악을 위한 3D 구조 규칙, 최적화 및 변동성 감소를 지원하는 최소 및 최대 임계치수(CD)를 생성한다. 이 공정에서는 3D 설계 규칙 공간 내에서 수많은 검사를 진행한다[그림 3]. 예를 들어, EPE를 조사할 때 전체 공정 흐름에서 라인과 스페이서 간 CD 검사를 실행할 수 있다. EPE 설계 기술 검사는 게이트 아래 핀(fin-under-gate) 같은 구조물에도 적용할 수 있다. 이 경우 3차원 측정이 가능하면 설계 규칙 검사 공정의 정밀도를 높일 수 있다. 최소 절연체, 네트 ID와 개수, V1-M1 접촉 면적, 최소 구리 폭 같은 3D 구조 검사를 사용해 모델을 살펴보면, 2D DRC를 넘어 다양한 3D 설계 구조 불량을 알려주는 신호 지점도 알 수 있게 된다. 엔지니어는 가령 규칙검사를 통해 구성요소간 최소 분리요건 또는 최소 선폭 요건에 충족되지 않는 불량 지점을 빠르게 표시할 수 있다. 3D 구조에서 표시된 위치를 자세히 살펴보면 실제 불량의 정확한 위치와 특성이 드러날 뿐만 아니라 공정 흐름에서 역추적도 가능해 불량의 근본 원인을 추론할 수도 있다.
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#2: 전산 리소그래피와 제조

전산 리소그래피는 일반 광근접보정(OPC)과 역리소그래피 기술의 규칙과 모델이 있는 2D 레이어 기반 시스템이다. OPC 결과는 단일 레이어의 단일 공정 스텝 구조이며 그 특성은 2차원이다. 예측 리소그래피 시뮬레이션과 예측 식각 시뮬레이션을 결합해 전산 리소그래피를 제조에 연결하면 공정 예측 통합 시퀀스를 만들 수 있다. 이 시퀀스로 다중 레이어 상호작용을 찾아내고 공정 흐름을 3D로 이해가 가능하다. 예를 들어, 공정 변동 민감도를 연구해 레지스트 두께 변동이 최종 3D 구조에 미치는 영향을 파악할 수 있다. 선단공정의 금속 배선 간 연결을 위한 비아(via) 패터닝은 임계치수(CD) 값이 매우 작아야 하며 보통은 30nm 미만이다. 리소그래피와 식각 공정에는 고유한 변동 요인이 많기 때문에 이러한 치수는 제어하기가 매우 까다롭다. 최근 램리서치의 자회사인 코벤터는 ASML 및 imec과 함께 극자외선(EUV) 리소그래피 레지스트 두께가 비아 패터닝 CD에 미치는 영향을 조사했다. 특히 현상 후 검사(ADI)와 식각 후 검사(AEI)에서 측정한 국소 임계치수 균일도(LCDU)를 살펴봤다. 가상 제조에 코벤터의 SEMulator3D 소프트웨어가 사용됐다. 결과는 실험을 통해 검증됐다. 리소그래피 모델과 식각 모델을 각각 하이퍼리쓰(HyperLith) 소프트웨어의 3D 레지스트 프로파일과 식각 후 단면투과전자현미경(XTEM) 이미지를 사용하여 보정했다[그림 4]. 가상 제조를 사용하여 레지스트 두께 변동 ±5%, 리소 선량 변동 ±10%, 리소 초점 변동 ±20나노범위로 100가지 시뮬레이션을 실행했다. ADI와 AEI 결과는 수치보상을 위해 다른 선량을 사용하여 도출됐다. 앞서 언급한 바와 같이 모델 결과들은 실리콘(실제 웨이퍼) 실험으로부터 검증됐다. 
이 연구에는 현상 후 CD 목표를 정하고 명목상 동일한 목표를 달성할 수 있도록 식각 후의 요소를 최적화하는 작업이 포함됐다. 연구는 40나노, 50나노, 60나노의 세 가지 레지스트 두께를 대상으로 실시했다.  몬테카를로 변동성 연구를 수행하면서, 동일한 식각 후 CD를 만들어 내기 위해 레지스트 두께를 40나노에서 60나노로 늘리면 CD 변동이 줄어드는 것을 확인했다[그림 5]. 이에 따라 리소그래피 후와 식각 후 모두 EUV 레지스트 두께를 늘려 비아 패터닝 LCDU 저하를 개선하는 주요한 개선 방법이 밝혀졌다. 가상 제조는 실제 웨이퍼 제조에 따른 시간과 비용을 들이지 않고도 많은 수의 레지스트 실험 조건을 테스트할 수 있게 만들었다.

#3: 소자 패터닝과 공정 옵션

레이어로 표현되는 회로 설계는 실리콘 웨이퍼상에서 정확한 미세구조의 소자 패터닝과 생산 과정을 통해 구현되어야 한다. 소자 패터닝을 반도체 공정 옵션에 연관지으면 공정 흐름에서 변동이 미치는 영향을 파악하는 동시에 패터닝 수율 조사, 물리적 불량 분석, 3D 구조 정확도 조사가 가능하다. 자기정렬 블록(SAB)과 전체 자기정렬 비아(FSAV) 방식의 패터닝을 평가하는 연구에서는 iN5(imec 노드 5나노) 시험체와 금속배선2(Metal-2,M2) 자기정렬 4중 패터닝(SAQP) 방식이 사용됐다[그림 6].
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공정 최적화를 사용해 리소그래피 공정에서 SAB 구현 가능성을 분석했다. 이 후 M2 라인 8개와 블록 5개로 SAB가 패터닝 수율에 미치는 영향을 시연했다. 적합 및 부적합 범주에 따라 데이터를 구간화(binned)했다[그림 7]. 예를 들어, 구간1(bin1)은 모든 라인에서 적합을 나타내며 나머지는 M1 또는 M2 그리고 다양한 라인과 전극에서 부적합성이 있는 데이터를 포함하고 있다.
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1-∂ 사례를 통해 SAB와 표준 블록 사례가 명목상 동일하다는 것을 확인했다. 그러나 공정 변동 2-∂ 및 3-∂ 수준에서는 표준 블록 수율이 93%에서 각각 45%와 18%로 떨어졌다. SAB는 수율이 각각 67%와 54%로 유지됐다. 각 테스트 사례에서 선저항을 추출했을 때 네 가지 주요 파라미터가 쉽게 확인되어 근본 원인을 분석했다. 마찬가지로 8 M2 라인 x 6 M1 라인 x 6 비아 구조를 연구해 FSAV의 영향을 평가하고, 가상 계측을 사용해 구조 각 라인의 단락과 단선을 모니터링했다. 연구 결과, FSAV는 표준 비아 패터닝 대비 이로운 영향은 없었으며 인접한 두 M1 라인 사이의 절연파괴를 막았다.

#4: 제조 통합과 소자 성능(소자 성능 최적화)

제조 통합은 구조적으로 복잡하고 웨이퍼 규모에서 공정 변동이 나타난다.  트랜지스터나 소자 성능은 정전기특성 복잡도, 공칭, 특이 사례를 통해 소자 규모에서 특성이 나타난다. 이 두 공정 간의 스케일 차이 때문에 제조(공정 단계) 변동이 소자 성능에 미치는 영향을 조사하는 DTCO 연구는 결코 쉽지 않다. 다음 예시에서는 가상 제조를 사용하여 단위 공정 변동이 소자 성능에 미치는 영향을 파악하는 방법을 설명한다. 실리콘(실제 웨이퍼)으로 CMOS 14나노 핀펫(FinFET) 패스파인더 로트(의 공정을 진행하고 테스트했다. 1차 패스파인더 로트에서 생성된 데이터는 공정 특이성을 정의하기에 부족했다. 이후 가상 제조를 사용하여 다양한 공정 적층 방식으로 공정 특이성을 살펴봤다. 가상 데이터를 실제 실리콘 소자와 전기 성능 데이터를 기준으로 보정했다. 그 결과 간 상관관계는 높았다[그림 8]. 이는 DOE에서 가상 모델링을 사용하여 특이 사례를 살펴보는 작업의 신뢰도를 높였다.
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변동성 연구를 통해 보정된 구조를 실행해 공정 변동이 소자의 전기 성능에 미치는 영향에 관한 데이터를 상당량 생성했다[그림 9]. 다양한 변수 설정을 사용하는 모델로 여러 공정 단계를 진행했다. 결과들을 비교해 중요한 파라미터를 확인했다. 이 가상 실험을 통해 P-스페이서 두께와 게이트 CD 같은 구조 측정치 변동이 성능 민감도(Ion, Ioff, Idin, Idsat, Ion_saturation 같은 전기 파라미터로 표현)에 어떻게 영향을 미쳤는지 파악했다.  이 연구에서는 가상 제조를 사용하여 DOE 규모를 팹 기반 실험으로 가능한 한정된 실험 수 이상으로 확대하고, 단위 공정 변동과 이것이 소자 성능에 미치는 영향에 대한 이해를 높였다.

연관성 입증

DTCO의 목적은 리소그래피, 공정 기술, 회로 설계, 소자 설계 간의 상충관계를 정확히 예측하는 것이다. 이제 가상 제조에서 이 같은 구성요소를 전산상 효율적인 방식으로 연결할 수 있게 됐다. 이로써 가상 제조를 DTCO의 공정 모델링 체계로 사용해 공동 최적화된 전체 흐름을 심도 있게 파악할 수 있다.