삼성전자는 2027년부터 차세대 트랜지스터 구조인 게이트올어라운드(Gate-All-Around, GAA)를 적용한 1.4나노미터 파운드리 공정을 상용화한다고 밝혀 화제를 모았다. GAA 기반 공정 기술 혁신을 통해 2025년 2나노, 2027년 1.4나노 공정을 각각 도입한다는 계획이다. 

아울러 삼성전자는 SEDEX 2022에서 2나노 공정 전환 과정에서 BSPDN(Back Side Power Delivery Network)을 적극적으로 활용하겠다고 밝혔다. GAA나 MBCFET(Multi Bridge Channel)은 일부 소개된 적이 있지만 BSPDN은 전혀 알려지지 않은 만큼 어떤 기술인지 관심이 쏠린다. 

13일 업계에 따르면 지난 6일 SEDEX 2022에서 박병재 삼성전자 파운드리사업부 기술개발실 수석연구원은 ‘파운드리 최신 기술 및 비즈니스와 미래 비전 소개’를 주제로 강연을 진행했다. 

박 수석연구원은 “파운드리 시장에서 미세공정 기술은 하이케이 메탈 게이트(High K Metal Gate) 기반 플래너 펫(Planar FET)에서 핀펫(FinFET)→MBCFET→BSPDN으로 진화하고 있다”며 “MBCFET에서 추가할 기술로 2나노 과정에서 적용하기 위해 BSPDN 기술을 연구하고 있다”고 말했다. 

과거 반도체 기업은 누설 전류를 억제하고 제조 공정을 미세화하기 위해 핀펫(FinFET) 트랜지스터 기술을 개발했다. 전류가 흐르는 채널을 게이트가 3면을 둘러싸는 방식이라 ‘3D 트랜지스터’라는 명칭이 붙었지만 현재 업계에서는 핀펫이란 용어가 일반적이다. 

지금은 회로 선폭이 더 얇아지면서 핀펫을 이용해도 전류를 제대로 흘려보내는 것이 어려워졌다. 때문에 트렌지스터 게이트가 채널 4개면을 둘러싸는 기술이 등장했다. 바로 GAA다. 여기서 삼성전자는 중간에 나노와이어를 넣는 대신 종이 같은 나노시트를 넣는 방법을 택했다. 이것이 MBCFET이다. 즉, MBCFET은 업계에서 통용되는 GAA를 삼성전자가 자체적으로 응용·개량해 만든 기술이다. 

반면 BSPDN은 핀펫이나 MBCFET과 접근 방식이 다르다. 현재 삼성전자와 인텔, TSMC가 주도하는 ‘칩렛’을 좀 더 발전시킨 기술이라고 보면 이해가 쉽다. 

‘칩 조각’을 의미하는 칩렛은 첨단기술을 적용한 새로운 칩 제조 방식이다. 칩 1개에 단일 공정을 적용하지 않고 삼성전자, TSMC, 인텔 등 여러 반도체 업체가 서로 다른 공정에서 생산한 칩을 한 데 연결하는 기술이다. 이(이)기종을 결합한 3D-SOC다. 

BSPDN은 단순히 칩의 통합을 넘어 웨이퍼 후면까지 적극적으로 활용한 기술을 말한다. FSPDN(Front Side Power Delivery Network)과 대비되는 개념이다. 

3D-SOC는 웨이퍼 접합 기술을 활용해 로직과 메모리 부분을 합쳐 구현한다. 다만 기존 FSPDN의 경우 전면부의 한정된 공간을 두고 각 칩이 복잡한 구조를 이루고 있다. 이 과정에서 후면은 사실상 별다른 역할을 하지 않았다. 

반면 BSPDN의 경우 웨이퍼 전면에 로직 등 주요 기능을 넣고 후면에는 전력(파워) 전달이나 신호 라우팅 등의 기능을 맡기는 형태다. 2019년 IMEC에서 처음 제시한 개념으로 2021년 IEDM에 등장한 ‘2나노 공정에서 후면 상호 연결을 이용한 SRAM 매크로 및 로직의 설계와 최적화’란 논문에는 BSPDN 기술이 일부 소개됐다. 

논문에 따르면 가령 SRAM 매크로의 경우, BSPDN 방식으로 구현하면 FSPDN 대비 44% 성능 개선, 전력 효율성은 30% 향상되는 것으로 나타났다. 로직의 경우 속도는 2.5배, 효율성은 60% 개선되는 것으로 조사됐다. 전력 공급 네트워크를 웨이퍼 후면으로 이동시킬 수 있다면 전면 부분 라우팅 혼잡 문제를 해결할 수 있다는 것이 논문의 핵심 내용이다. 

물론 BSPDN은 삼성전자만 연구하고 있는 분야가 아니다. 인텔부터 TSMC까지 이 개념을 어떻게 산업적으로 접목할 수 있을지 고심하고 있다. 즉, 아직까진 학술적인 차원에서 연구개발이 진행 중인 단계다. 전문가들은 BSPDN을 제대로 구현하려면 몇 가지 선결 조건이 필요하다고 강조한다. 

우선 CMP 공정 혁신이다. CMP 공정이란 굴곡이 발생한 웨이퍼의 박막(Film) 표면을 화학적·기계적 요소를 통해 연마(Polishing)해 평탄화(Planarization)하는 작업을 뜻한다. 

아울러 칩의 배치나 시스템 분할 등에서 최적화를 위해 전자설계자동화도구(EDA) 역시 지금  보다 한 단계 발전해야 한다. 때문에 미세공정이 진행될수록 케이던스나 시높시스와 같은 EDA 기업과 협력이 중요해질 전망이다. 

또 패키징 기술 역시 고도화가 요구된다. 기술적인 관점에서 웨이퍼와 웨이퍼를 연결해 주는 하이브리드 본딩 솔루션을 잘 갖춰야 BSPDN을 구현할 수 있다. 

최리노 인하대학교 신소재공학부 교수는 “전면부에 파워나 신호를 모두 넣으면 웨이퍼 구조가 복잡해져 효율이 떨어지는 문제가 발생한다"며 "웨이퍼 후면부를 활용할 수만 있다면 구조가 간단해지지만 그만큼 구현이 굉장히 어려운 기술”이라고 설명했다. 최 교수는 “반도체 소자뿐만 아니라 다른 여러 기술이 함께 발전해야 적용할 수 있다”고 덧붙였다.