[차세대 리소&패터닝 경쟁②] 다시 주목받는 DSA...'EUV 오류 개선'에 활용가능성↑
인텔, DSA 적용 EUV 멀티 패터닝 통해 변형 개선
머크, NTD에 DSA 적용해 공정 비용 크게 절감
2023-11-14 노태민 기자
[편집자 주] 반도체 불황의 끝이 보인다는 기대가 커지고 있다. 아직은 이르지만 바닥을 통과했다는 게 업계 중론이다. 작금의 불황 이후 반도체 산업계에선 다시 미세공정 경쟁이 달아오를 가능성이 크다. 초미세 공정 구현의 한계를 누가 빨리 넘어서느냐가 내년 이후 반도체 시장 주도권의 향방을 가를 것이기 때문이다. 경쟁은 소재·장비 분야에서 시작되고 있다. 보다 미세한 회로를, 더욱 정교하게 그려내기 위한 어드밴스드 리소그래피(Lithography)와 미세 패터닝(Patterning) 기술 및 장비 경쟁 현황을 짚어본다.
차세대 패터닝 기술 중 하나인 유도자기조립(DSA) 기술이 다시 주목받고 있다. 극자외선(EUV) 패터닝 보완에 효과를 보이고 있기 때문이다. 인텔 등 기업은 DSA를 적용해 EUV 멀티패터닝을 시연하기도 했다.
DSA는 2010년대 초반 각광받았던 차세대 패터닝 기술로 성질이 다른 두 고분자가 중합하는 성질을 이용해 패턴을 형성한다. 주로 폴리스티렌(PS)과 폴리메틸메타크릴레이트(PMMA) 공중합체가 쓰인다. 패턴을 얻는 방법도 광원 기반 패터닝 기술 대비 간단하다. DSA 재료를 웨이퍼에 도포하고, 가열해 패턴을 형성하는 방식이다. 다만, 디펙(결함) 제어에 어려움을 겪으면서 상용화까지는 이어지지 않았다.
EUV 기술 상용화도 DSA에 대한 관심을 떨어뜨린 요인 중 하나다. 네덜란드 ASML이 EUV 양산 장비 'NXE3400'을 출시하면서 DSA, 나노임프린트리소그래피(NIL) 등 차세대 패터닝 기술 연구 움직임이 둔화됐다.
다만 최근 EUV에서 스토캐스틱(Stochastics) 오류들이 지속적으로 발생하면서 EUV 공정 중 DSA를 적용하는 방안이 검토되고 있다. DSA를 적용해 패터닝 오류를 잡으려는 시도다. 스토캐스틱은 임의적이면서 반복적이지 않은 패터닝 오류를 뜻하며, EUV 패터닝 오류의 총 50%를 차지한다.
업계 관계자는 "EUV의 경우 가격이 워낙 높기 때문에 DSA나 NIL과 같은 패터닝 기술들이 연구되고 있다"며 "비메모리 등 복잡한 구조를 가진 애플리케이션에는 적용이 어렵지만, 비교적 간단한 구조에는 적용할 수 있을 것"이라고 전망했다.
DSA를 통해 패터닝 오류를 개선한 사례도 있다. 인텔은 DSA를 적용한 18nm EUV 멀티패터닝을 시연한 바 있다. 인텔 관계자는 세미컨덕터엔지니어링과의 인터뷰에서 "DSA를 이용한 EUV 레지스트 수정이 논의되고 있다"며 "DSA를 통해 EUV에서 발생하는 무작위적 변형을 개선할 수 있다"고 전했다.
DSA 적용을 통해 비용도 줄일 수 있을 것으로 보인다. 머크가 지난 3월 발표한 'EUV 리소그래피용 네거티브 톤 레지스트(NTD)'에 따르면 NTD에 DSA를 적용하면 공정 비용을 크게 개선할 수 있다.
다만, DSA 양산 적용을 위해서는 디펙 개선이 필요할 것으로 보인다. 현재 DSA를 통한 패턴 생성 과정 중 기포, 브릿지, 클러스터 등이 디펙이 발생한다. 이 중 브릿지 형태의 디펙이 가장 많다. 현재 머크 등 기업은 DSA 공정에 필요한 소재를 개발 중에 있다. 또 인텔도 DSA 공정 적용을 위해 소재사들과 협력 중인 것으로 알려졌다.
이외에도, 국내 한국과학기술연구원(KIST) 등에서 DSA 연구를 진행 중인 것으로 알려졌다.
디일렉=노태민 기자 tmnoh@bestwatersport.com
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