“3D 패키징 기술을 통해 반도체 성능 향상은 물론 이종 컴퓨팅을 구현해 무어의 법칙을 계속 유지할 것”
신 우 자일링스 실리콘 테크놀로지 부사장은 21일(현지시간) 미국 팔로알토에서 열린 ‘자일링스 이노베이션 데이’를 통해 프로그래머블반도체(FPGA)의 성능을 더 높일 수 있다고 강조했다.
2년마다 트랜지스터 집적도가 2배씩 높아진다는 인텔 창업자 고든 무어의 ‘무어의 법칙’은 미세공정 전환의 어려움, 투자 대비 낮아진 효율, 전력소비량 개선 한계 등으로 유지가 어렵다는 게 전문가들의 냉정한 평가다. 이론은 유지하기 어려워졌지만, 반도체 집적도 향상을 위한 다양한 방법이 동원되고 있다. 패키징도 이 가운데 하나다.
반도체 패키징 기술은 단순하게 여러 칩을 하나로 통합하는 형태에서 벗어나 동종 혹은 이종 기술의 융복합화를 빠르게 진행시키고 있다. ‘CoWoS(Chip on Wafer on Substrate)’, ‘MCM(Multi-chip module)’, ‘EMIB(Embedded Multi-die Interconnect Bridge)’등 수동형 에서 ‘TSV(Through Silicon Via)’와 같은 능둥형 3D 반도체 기술도 적극 활용되는 추세다.
우 부사장은 “자일링스는 10년 전부터 3D 반도체 기술을 개발해왔고 미세공정 개선이 쉽지 않은 FPGA에서 적지 않은 효율을 얻었다”며 “패키징 기술을 통해 이종 컴퓨팅을 구현해야만 무어의 법칙을 유지해 반도체 산업의 성장을 이끌 수 있다”고 설명했다.
2011년
자일링스는 FPGA 다이(Die)를 하나의 칩 위에 평면으로 구성하는 개념인 ‘스택 실리콘 인터커넥트(SSI stacked silicon interconnec)’을 2010년 선보인 바 있다. 다양한 작업을 하나의 프로세서로 처리할 수 있는 적응형 컴퓨팅 가속화 플랫폼(ACAP)인 ‘버설(Versal)’에서도 마찬가지다. 고대역폭메모리(HBM) 적용 제품이 개발 중이고 내년에 시장에 선보일 예정이다.
최근 자일링스는 세계 최대 용량 FPGA ‘버텍스 울트라스케일+ VU19P’를 공개했다. 이 제품은 TSMC 16나노 미세공정이 적용됐다. 우 부사장은 “미세공정이 개선될수록 전력소비량이 늘어나고 당연히 발열도 많아졌다”며 “FPGA는 발열도 무척 중요한 요소이고 효율을 고려해 16나노로 개발이 이뤄졌다”고 말했다.
또한 “비용도 고려해야 하는데 이종 컴퓨팅으로 어느 정도 해결이 가능한 상태”라며 “시스템 레벨을 최적화하고 패키징 기술을 더하면 FPGA 용량도 충분히 개선할 수 있다”고 덧붙였다.