삼성전자 "BSPDN 적용 시 면적 17% 개선 가능"
2027년부터 BSPDN 적용한 2nm 공정 양산
BSPDN 적용 시 성능 8%, 파워 15% 개선
2024-08-22 노태민 기자
삼성전자가 2나노 반도체 공정에 후면전력공급(BSPDN) 기술을 적용하면 면적을 17% 가량 줄일 수 있을 것으로 전망했다. BSPDN 적용으로 개선되는 성능 데이터를 공개한 것은 처음이다.
삼성전자는 전면전력공급(FSPDN) 구조가 적용된 2nm 공정과 비교해 성능, 파워, 면적 등에서 유의미한 개선치를 보였다고 설명했다. 삼성전자는 2027년부터 BSPDN을 적용한 2nm 공정(SF2Z)을 고객들에게 제공한다.
이성재 삼성전자 상무는 22일 서울 롯데호텔 월드에서 열린 '지멘스 EDA 포럼'에서 "파워 딜리버리를 전면에서 후면으로 이동시키면서, 전압 강하 등을 혁신적으로 개선할 수 있었다"며 "BSPDN을 적용한 SF2Z(BSPDN 2nm 공정)의 경우 FSPDN 대비 성능은 8%, 파워는 15%, 면적은 17% 개선이 가능하다"고 말했다.
현재 반도체는 전면전력공급(FSPDN) 구조로 만들어진다. 전력 라인-신호 라인-트랜지스터 순으로 배치되는데, 전력과 신호 라인이 동일한 리소스를 활용하는 탓에 병목현상 등 문제가 발생한다. 또 트랜지스터 확장에 따른 배선 레이어 확대에도 많은 비용이 소모된다는 단점이 있다.
삼성전자를 비롯한 반도체 업계는 이러한 구조적 한계를 돌파하기 위해 BSPDN 구조에 주목해왔다. BSPDN은 기존 반도체 구조와 달리 신호 라인-트랜지스터-전력 라인 순으로 배치한다. 아울러 상호 연결 병목과 비용 등 문제도 해결 가능하다. 삼성전자는 SF2Z을 2027년에 선보인다는 계획이다.
2026년 공개 예정인 2세대 2nm(SF2P) 공정 성능 개선치도 공개했다. 이 상무는 "2026년 양산을 목표로 4세대 게이트올어라운드(GAA) 공정인 SF2P를 개발 중"이라며 "SF2(2nm 공정) 대비 12% 성능 향상, 25% 전력 감소, 8% 면적 감소를 달성할 계획"이라고 설명했다.
GAA는 전류가 흐르는 채널 4개면을 게이트가 둘러싸는 형태의 트랜지스터 구조다. 채널 3개면을 감싸는 기존 핀펫(FinFET) 구조 대비 데이터 처리 속도와 전력 효율을 높인 기술이다. 삼성전자는 지난 2022년 상반기부터 GAA를 적용한 3nm 공정 양산을 진행 중이다. 경쟁사인 TSMC와 인텔은 2nm 공정부터 GAA를 적용할 계획이다.
GAA 구조 적용 시 플래너 구조와 핀펫 구조와 비교해 전원 전압(VDD)도 대폭 줄어든 것으로 확인됐다. GAA의 VDD는 0.58, 핀펫(FinFET)과 플래너의 VDD는 각각 0.67, 1.0이다. 이 상무는 "(GAA 구조 도입 등을 통해) VDD 관점에서도 전력 효율을 개선하는데 성공했다"고 덧붙였다.
디일렉=노태민 기자 tmnoh@bestwatersport.com
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