[Y인사이트] 첨단 패키지를 넘는 'Extended BEOL' 반도체 혁신 핵심 부상
기존 BEOL 한계 돌파...층간 연결 강화, 더 많은 I/O 확보에 초점
2024-12-10 신일범 프로
- 인하대학교 최리노 교수님을 모셨습니다. 3D나노융합소자연구센터 센터장 맡고 계시죠? 앞으로 Extended BEOL 관련 기술들이 중요해질 것이라고 주장하고 계신데요, 하나씩 여쭤보도록 하겠습니다. 반도체 공정은 크게 전공정과 후정정으로 나뉘고, 전공정도 FEOL과 BEOL로 나뉘지 않습니까?
“맞습니다. MEOL을 추가하는 분도 계시지만, 크게 FEOL과 BEOL로 나눌 수 있습니다.” * FEOL(Front-End of Line) : 반도체 제조 전공정에서 앞쪽 공정을 의미하며, 웨이퍼 위에 소자(트랜지스터, 커패시터, 다이오드 등)를 형성하는 단계 * BEOL(Back-End of Line) : 반도체 제조 전공정에서 뒤쪽 공정을 의미하며, 소자(트랜지스터 등) 위에 형성된 층들을 연결하는 배선 공정을 포함한다. BEOL 공정은 반도체 칩 내부에서 전기 신호를 전달하는 금속 배선과 절연층을 형성하며, 칩의 전기적 연결을 책임진다. * Extended BEOL(Back-End of Line) : 반도체 제조 공정에서 기존 BEOL 공정의 한계를 넘어서는 새로운 기술이나 접근 방식을 도입한 것을 의미- FEOL과 BEOL이 무엇이지 설명 좀 해주시죠.
“기본적으로 반도체 제조 공정에는 웨이퍼를 사용하는데 그 이유는 웨이퍼가 반도체 (Semiconductor)로 되어 있기 때문입니다. 반도체는 전기를 흐르게 하거나 멈추게 할 수 있는 소자를 만들 수 있는 특징을 가지고 있죠. 이 웨이퍼 위에 소자를 하나의 층으로 형성하는데, 이를 통해 기본적인 트랜지스터와 같은 소자가 만들어집니다. 그다음 단계는 이 소자들을 연결하는 작업입니다. 예를 들어, 최신 애플 칩 같은 경우, 1cm 정도 크기의 칩 안에 약 900억 개의 트랜지스터가 들어가 있습니다. 이런 트랜지스터들이 동작하려면 서로 연결되어야 하죠. 이 연결 작업을 위해 웨이퍼 위에 약 20층 정도의 구조가 추가로 쌓입니다. 이 과정을 두 단계로 나누어서 설명할 수 있습니다. 먼저, 웨이퍼 위에 소자를 만드는 단계는 프론트 엔드 오브 라인(FEOL)이라고 부릅니다. 그리고 이렇게 만들어진 소자들을 연결하기 위해 배선을 추가하는 과정을 백 엔드 오브 라인(BEOL)이라고 합니다. BEOL은 주로 배선 작업으로 이루어지는데, 여기서 중요한 작업이 비아(via)를 뚫는 것입니다. 비아는 층과 층 사이를 연결하는 작은 구멍으로, 이 구멍을 통해 전류가 흐를 수 있는 통로를 만들어줍니다. BEOL에서 배선은 두 가지 층으로 구성됩니다. 하나는 전기를 전달하는 금속층, 다른 하나는 전기를 차단하는 절연층입니다. 이 두 층을 조합하여 전류가 원하는 경로로만 흐르도록 통로를 만들어주는 것이죠.”- 그러면 BEOL을 확장한다는 것은 어떤 의미입니까?
“많이 들어보셨겠지만, 어드밴스드 패키징(Advanced Packaging)이나 엔비디아의 H100 같은 기술들이 요즘 반도체 업계에서 중요한 흐름으로 자리 잡고 있습니다. 그런데 이런 기술들을 이해하려면, 먼저 반도체 산업이 어떻게 발전해왔는지 알아야 합니다. 기본적으로, 반도체 산업은 컴퓨팅을 위해 태어난 산업입니다. 그리고 컴퓨팅에 필요한 두 가지 핵심 요소, 즉 연산을 담당하는 CPU와 데이터나 소프트웨어를 저장하는 메모리가 별개의 산업으로 발전했습니다. 메모리는 메모리 전문 기업들이 생산을 담당하게 되었고, CPU와 같은 로직 칩은 점차 분화되어 설계 전문 기업인 팹리스(Fabless)와 생산을 담당하는 파운드리(Foundry)로 나뉘며 발전했습니다. 여기서 요즘 큰 변화가 일어나고 있습니다. 지금까지 컴퓨팅은 우리가 흔히 아는 폰 노이만 구조를 기반으로 해왔는데, 최근 들어서는 다른 방식으로 컴퓨팅을 해야 한다는 얘기들이 많이 나오고 있죠. 대표적인 것인 인공신경망(Artificial Neural Network)의 하나인 AI입니다. 이를 구현하는 방법은 크게 두 가지로 나눌 수 있는데요. 첫 번째는, 하드웨어적으로 인간의 뉴런과 시냅스처럼 동작하는 구조를 직접 만들어서, 말 그대로 인공신경망을 하드웨어 자체에서 구현하는 방식입니다. 이 방식은 굉장히 혁신적이지만, 기술적으로도 어렵고 시간이 오래 걸리는 접근법입니다. 또한, 이 하드웨어를 어떻게 활용할 것인지에 대한 연구도 병행되어야 해서 아직 초기 단계에 머물러 있죠. 두 번째는 소프트웨어적으로 접근하는 방식입니다. 여기서는 우리가 기존에 사용해오던 CPU나 GPU 같은 로직 칩과 메모리를 결합해, 소프트웨어적으로 인공신경망을 구성하는 겁니다. 이 방식이 현재 더 많이 쓰이고 있으며, 엔비디아 같은 회사가 개발한 AI 가속기가 대표적인 사례입니다. 기존의 폰 노이만 방식과 인공신경망 방식의 큰 차이는 데이터의 이동량에 있습니다. 폰 노이만 구조에서는 CPU와 메모리가 데이터를 주고받긴 하지만, 그 대화량이 그렇게 많지는 않았습니다. 데이터를 처리하기 위한 도로, 즉 대역폭(Bandwidth)도 지금처럼 넓을 필요가 없었죠. 그런데 인공신경망으로 가게 되면 이야기가 달라집니다. 데이터의 이동이 많아지고, 도로가 넓고 빠를수록 성능이 크게 향상됩니다. 그래서 데이터를 얼마나 효율적으로 이동시키느냐가 AI 하드웨어 설계에서 매우 중요한 과제가 되었습니다. 이를 해결하기 위해 최근에 사용하는 기술 중 하나가 엔비디아의 기술입니다. 이 기술은 인터포저(Interposer)라는 층을 사용해, 그 위에 GPU와 메모리(HBM, 고대역폭 메모리)를 배치해 데이터 통로를 최대화합니다. 이런 구조는 더 많은 데이터를 동시에 이동시킬 수 있는 대역폭을 확보할 수 있죠.” * 폰 노이만 방식(Von Neumann Architecture) ; 1945년, 헝가리 출신 수학자 존 폰 노이만(John von Neumann)이 제안한 컴퓨터 구조 설계 개념으로, 현대 컴퓨터의 기본 아키텍처로 사용되고 있다. 이 방식은 CPU(중앙처리장치), 메모리, 입출력 장치로 구성되며, 프로그램과 데이터를 동일한 메모리에 저장하고 이를 순차적으로 처리하는 구조를 특징으로 한다. * 인터포저(Interposer) : 반도체 패키징 기술에서 사용되는 중요한 구성 요소로, 칩(Chip)과 기판(Substrate) 또는 칩과 칩 사이를 연결하는 중간층 역할을 한다. 인터포저는 물리적, 전기적, 그리고 열적 연결을 제공하며, 주로 고성능, 고밀도 패키징에 사용된다.- 그런 기술을 보통 어드밴스드 패키징 기술이라고 얘기하는데, 교수님은 좀 다르게 보시는 건가요?
“어드밴스드 패키징(Advanced Packaging)이라는 말도 맞습니다. 하지만 이 기술을 조금 다른 시각에서 볼 필요가 있습니다. H100 같은 칩들이 어디서 만들어지죠? TSMC 같은 파운드리에서 만들어집니다. 그렇다면, 왜 기존 패키징 업체가 아니라 파운드리에서 이루어질까요? 이 흐름을 이해하려면 기존 패키징의 개념과 차이를 살펴봐야 합니다. 기존 패키징의 기본 목적은 단순했습니다. 칩의 신호를 외부로 빼내서 PCB나 다른 부품과 연결시키고, 동시에 칩에 전력을 공급하며, 칩을 보호하기 위해 감싸는 것이 핵심이었죠. 하지만 최근의 패키징은 이와 완전히 다른 방향으로 발전하고 있습니다. 이제는 칩과 칩 사이에 얼마나 많은 입출력(I/O)을 만들어 효율적으로 연결할 수 있느냐가 가장 중요한 작업이 되었습니다. 그런데 이 작업이 어디서 이루어졌냐 하면, 전공정에서는 BEOL에서 이루어졌어요. BEOL은 기본적으로 칩 위에 배선을 쌓아 올리는 과정으로, 데이터를 연결하기 위한 층들을 만듭니다. 예를 들어, 하나의 반도체 소자는 웨이퍼 위에 단 한 층만 존재합니다. 하지만 이 소자를 연결하려면 배선을 여러 층으로 쌓아야 하기 때문에, 결국 20층이 넘는 구조가 만들어지게 되는 겁니다. 결국, 이렇게 층을 계속 쌓아가는 이유는 소자가 매우 작아졌기 때문입니다. 반도체 기술이 발전하면서 점점 더 많은 소자를 한 층에 담을 수 있게 되었지만, 이를 효율적으로 연결하려면 층을 계속 올릴 수밖에 없었던 것이죠.”- 단일 다이에서 스케일링하는 것이 이제 한계에 다다랐기 때문에 이런 방식이 나오는 것이 아닌가 하는 생각도 드는데요.
“그렇습니다. 그것이 한 방향입니다. 그동안 반도체 기술은 스케일링, 즉 소자의 크기를 줄이는 방식으로 엄청난 발전을 이뤄왔습니다. 이렇게 소자를 작게 만들면서 성능을 높이고, 제조 비용을 절감할 수 있었기 때문에 반도체 회사들이 큰 이익을 볼 수 있었죠. 하지만 이제는 소자를 더 줄이는 것이 점점 어려워지고 있습니다. 그래서 EUV(극자외선) 리소그래피 같은 고가의 장비를 수십 대씩 들여와야 겨우 제조가 가능한 상황입니다. 또, 칩에 담아야 하는 기능(펑션)은 계속 늘어나고 있습니다. 이렇게 기능이 많아지면 칩의 크기가 커질 수밖에 없습니다. 문제는 다이 크기가 커질수록 수율이 떨어진다는 것입니다. 버려야 하는 칩이 늘어나면서 제조 비용이 급격히 올라가게 됩니다.”- 그래서 코스트도 낮추면서 제조의 어려움도 해소할 방법을 찾고 있는 것이군요?
“첫 번째로 등장한 해결 방향 중 하나는, 칩의 기능을 펑션별로 분할해서 제조한 뒤 나중에 다시 붙여보자는 아이디어였습니다. 그런데 칩을 잘랐으니까 패키징이라고 하게 됐고, 기술이 발전하면서 어드밴스드 패키징이라는 이름으로 부르게 된 거죠. 그런데 이 방식의 기본 개념은 BEOL의 확장이라고 봐야 합니다. 칩의 각 부분을 연결하려면 I/O가 충분히 확보되어야 하는데 I/O는 리소그래피(Lithography)를 통해 만들어집니다. 리소그래피는 칩의 회로를 미세하게 새기는 기술인데, 이 기술 수준까지는 아니더라도 이에 근접한 수준의 정밀도를 갖춰야 칩을 자르고 효과적으로 연결할 수 있게 되는 겁니다.”- 칩을 별도로 만들어 놓고 붙인다는 얘기잖아요? 이미 제품으로 나와 있지 않나요?
“맞습니다. 요즘 가장 주목해서 보고 있는 제품이 AMD의 3D V-캐시입니다. CPU를 설계할 때 가장 큰 고민 중 하나는 SRAM인데요. SRAM은 메모리지만 CPU와 같은 로직 공정으로 만들어야 하고, 이를 위해 트랜지스터 6개가 필요합니다. 문제는 이 때문에 SRAM이 공간을 많이 차지한다는 점입니다. 공간이 커지면 다이 크기가 커지고, 이는 제조 비용 증가로 이어지죠. 그래서 SRAM을 CPU 내부에서 빼내고 싶은데, 이게 쉽지 않습니다. 기존에는 BEOL을 통해 CPU와 메모리를 연결해 I/O를 충분히 확보했지만, SRAM을 따로 떼어내어 배치하고 정렬하려면 기술적인 난관이 많습니다. 하지만 기술이 계속 발전하면서, 지금은 CPU에서 메모리를 분리한 뒤 위로 올려 붙이는 하이브리드 본딩 방식이 가능해졌습니다.”- 그러면 하이브리드 본딩도 패키징이 아니고 BEOL의 확장선이라는 말씀이군요.
“예, 맞습니다. 패키지 회사에서 하기는 어렵습니다. TSMC 같은 파운드리에서 할 수밖에 없는 이유가 있습니다. 칩을 만들 때 오너(Owner)라는 것이 있습니다. 칩의 성능, 수율, 품질 등을 누군가가 보증해야 하는데, 문제가 발생했을 때 이를 누가 책임질지 명확해야 한다는 거죠. 예를 들어, 칩을 붙이는 과정에서 불량이 발생하면, 칩 자체의 문제인지 아니면 붙이는 과정에서 문제가 생긴 것인지를 명확히 구분하기 어렵습니다. 그래서 수율이 거의 100%에 가까운 수준으로 되기 전에는 외부 패키징 업체에 아웃소싱할 수가 없는 것이죠.”- HBM에도 조만간 하이브리드 본딩이 들어갈 것 같고요, 현재도 뚫고 붙이고 쌓고 하는 본딩 과정이 있는데, 이것도 패키징이 아닌 건가요?
“네, 패키징이 아니라 Extended BEOL로 보는 것이 맞습니다. 왜냐하면, HBM을 만드는 공정의 일부를 OSAT에서 할 수 있도록 외주로 맡길 수 있을까요? 수율이 충분히 올라가기 전까지는 쉽지 않은 것이죠.” * OSAT(Outsourced Semiconductor Assembly and Test) : 반도체 산업에서 패키징(Assembly)과 테스트(Test) 작업을 전문적으로 수행하는 외주 업체- 예전 인터뷰에서 후면에 전력을 공급하는 BSPDN 공법에 대해서 말씀하신 적이 있는데요, 이것도 BEOL의 필수 요소 기술이라고 봐야 할까요?
“맞습니다. 왜 그러냐면, 지금 이 기술을 이끄는 주요 제품은 AI 가속기입니다. 흔히 H100이나 GP200 같은 제품들이 그 예죠. 현재 기술은 인터포저(Interposer)를 놓고 그 위에 GPU와 HBM을 배치하여 가능한 많은 I/O를 확보하는 방식으로 발전하고 있습니다. I/O를 늘리면 늘릴수록 데이터 전송이 더 빨라지고, 따라서 훨씬 더 성능이 뛰어난 가속기를 만들 수 있습니다. 가장 이상적인 방법은 GPU와 HBM을 다이 투 다이(Die-to-Die)로 직접 붙여서 가능한 최대한의 I/O를 확보하는 것으로 이렇게 하면 훨씬 더 빨라지겠죠.”- 전력을 뒤로 뺐기 때문에 가능하다는 건가요?
“맞습니다. 그런 구조를 가능하게 하려면 전력을 뒤로 빼야 합니다. 전력은 BSPDN(Backside Power Delivery Network) 기술로 뒤로 빼주고, BSS(Backside Signaling) 기술을 통해 신호도 뒤로 빼줘야 합니다. 신호를 뒤로 빼는 이유는, 단순히 두 개의 칩을 붙이고 한쪽에 전력만 공급하면 그다음에는 붙일 수 있는 것이 없어집니다. 다음 단계에서 또 다른 칩을 추가로 붙이려면, 전력뿐 아니라 신호도 뒷면으로 빼낼 수 있는 기술이 필수적입니다.”- 전력을 뒤로 빼지 않고 기존 공정으로 한다면 칩을 붙이기가 어렵겠네요?
“붙이는 작업은 가능합니다. 다만, 주의해야 할 점은 웨이퍼 투 웨이퍼(Wafer-to-Wafer)냐, 다이 투 웨이퍼(Die-to-Wafer)냐, 다이 투 다이(Die-to-Die)냐 하는 방식의 차이입니다. 이 방식들은 서로 대체되는 개념이 아니라 각각 시장이 다릅니다. 예를 들어, 웨이퍼 투 웨이퍼 방식은 다이 크기가 동일한 경우에 적합합니다. HBM처럼 다이 크기가 똑같은 경우, 수율이 보장된다면 웨이퍼 투 웨이퍼 방식이 훨씬 유리합니다.”- AMD의 3D V-캐시는 어떻습니까?
“그건 다이와 다이의 사이즈가 다릅니다.”- 그러면 웨이퍼 투 다이 형태로 붙이는 건가요?
“웨이퍼 투 다이 방식이든, 아니면 다이 투 다이 방식으로 해야 합니다, AMD의 제품을 보면, 1세대에서는 로직 다이 위에 SRAM을 붙이는 구조였습니다. 그런데 여기서 왜 한 층만 붙이냐, 더 많은 층을 붙이면 더 좋지 않겠냐는 이야기가 나왔죠. 그래서 2세대에서는 구조가 변경되었습니다. D램을 만들고, 그 위에 로직 다이를 붙이는 방식으로 설계가 바뀌었죠. 이런 변화가 흥미로운 이유는, 다층으로 붙였을 때 발생하는 가장 큰 문제 중 하나가 바로 열(Thermal) 문제이기 때문입니다. 로직 다이와 메모리 다이 모두 열을 발생시키지만, 특히 로직 다이는 많은 열을 발생시킬 가능성이 큽니다. 잘 설계된 로직 다이는 열 발생이 적지만, 설계가 잘못되면 열이 과도하게 발생할 수 있습니다. 이 열을 효과적으로 방출하지 못하면 반도체의 온도가 올라가게 되는데, 온도가 상승하면 반도체 성능이 급격히 떨어지게 됩니다. 그래서 열을 어떻게 잘 빼줄 것인가 하는 기술이 매우 중요합니다.”- 최근 엔비디아의 블랙웰(Blackwell) 아키텍처와 관련해 발열 문제가 많이 논의되고 있습니다. 그래서 서버 랙을 개조해서 문제를 해결하겠다는 얘기도 있던데요. 근본적으로 열이 많이 나는 이유가 뭘까요?
“열은 기본적으로 1층 소자 단에서 발생합니다. 그래서 이 열을 어떻게 빼줄 것인가가 굉장히 중요한 문제죠. 열을 방출하기 쉬운 구조로 만들기 위해 로직을 위에 배치하면, 열이 위로 빠져나가기 쉬워지기 때문에 이런 방식으로 설계가 변경된 것 아니냐는 분석도 있습니다. 특히, 3D 구조로 했을 때, 가장 큰 문제는 열을 내는 난로가 여러 겹이 된다는 것이죠. 예전에는 한 겹의 난로만 있어서 이 열을 빼는 것이 문제였습니다. 그런데 인터포저를 사용해 I/O와 대역폭을 늘리는 것은 좋은데, 동시에 여러 층에서 열이 발생하기 때문에 이 열을 어떻게 효과적으로 방출할 것인지가 가장 큰 과제로 남아 있습니다.”- 지금 말씀하신 내용을 정리해보면, 칩 제작이 점점 소형화되면서 선폭이 매우 좁아져 제조가 어려워지고 있고, 여기에 칩 하나에 여러 기능을 넣으려다 보면 다이 면적이 커지게 되고, 이렇게 되면 수율이 떨어져 불량이 많아지면서 비용이 급격히 상승하게 된다. 그래서 개별적으로 칩을 만들어 나중에 붙이는, 이른바 칩렛(Chiplet) 방식이 나왔죠. 또, 어떤 경우에는 칩 위에 메모리를 붙이거나, 메모리에 로직을 붙이는 방식으로 설계가 변화하고 있는데 그 이유가 성능과 비용 측면에서 절충점을 찾고자 하는 결과인 것 같습니다. 그런데 성능을 확보하려면 I/O를 늘려야 한다는 말씀이죠?
“칩을 분리해서 작업하려면 BEOL 수준에서 보장할 수 있는 I/O 개수가 반드시 뒷받침되어야 합니다. I/O가 충분히 나오지 않으면, 칩을 잘라내어 분리 제작한 뒤 다시 붙이는 작업이 불가능합니다.”- I/O를 늘리기 위해서는 컨택도 직접 해야 하잖아요?
“그렇습니다. 현재 HBM의 경우, 주로 마이크로 범프(Micro Bump) 방식을 사용하고 있는데요, 이 방식에서는 범프의 크기 때문에 데이터 통로를 늘리는 데 한계가 있습니다. 예를 들어, 밀리미터당 수천 개의 범프 정도가 최대치입니다. 기술이 발전하면서 하이브리드 본딩(Hybrid Bonding)으로 전환될 경우, 구리-구리(Cu-Cu) 연결을 사용하게 되는데, 여기서 중요한 문제는 구리와 구리를 얼마나 잘 붙이느냐입니다. 이를 위해 표면을 처리해야 하는데, 예를 들어 옥사이드 제거, 구리 연마, CNP(Chemical Mechanical Polishing) 작업이 필요합니다. 또한, 여러 겹으로 붙이려면 백사이드(Backside)를 이용할 수밖에 없는데, 이 과정에서 두꺼운 실리콘을 그라인딩(Grinding)하여 얇게 만들어야 합니다. 이후에도 구리 작업과 관련된 다양한 처리 과정을 거쳐야 하며, 이런 세부 설계와 공정이 매우 중요한 역할을 합니다. 게다가 열 관리(Thermal Management)도 주요 이슈입니다. 여기에 추가적으로 중요한 점은, 칩을 붙일 때 살아 있는 다이(Working Die)와 불량 다이(Dead Die)를 구별해야 한다는 것입니다. 만약 불량 다이를 붙이면 전체 수율이 곱절로 떨어지게 되므로, 반드시 살아 있는 다이끼리만 붙여야 합니다. 그렇다면 이 다이가 살아 있는지 불량인지 어떻게 판별할까요? 이를 위해 테스트를 진행하거나, 매트롤로지(Metrology)를 통해 형상만으로 판별하거나, 여러 방법이 논의되고 있습니다.”- 끝으로 하실 말씀 있으세요?
“한 가지 말씀드리고 싶은 점은, 앞서 말씀드린 작업이 반드시 파운드리에서만 이루어져야 한다는 것은 아닙니다. I/O의 숫자에 따라 작업의 영역이 나뉘는데, I/O 숫자가 적은 경우에는 OSAT로 가게 될 것이고. OSAT 분야 역시 앞으로 시장이 크게 성장할 것으로 보입니다. 반면에, BEOL을 확장하는 시장도 매우 커질 것입니다. 이 두 가지 영역은 각각 중요한 역할을 하고, 서로 대체하는 개념이 아니라는 점을 강조하고 싶습니다. 절대로 패키지나 OSAT가 중요하지 않다고 말하는 것은 아닙니다. 이런 이야기는 저만 하는 것이 아니라, IMEC에서도 CMOS 2.0이라는 이름으로 발표된 것도 있고, 여러 나라와 다양한 방향에서 발표되고 있습니다. 이런 기술이 논의되고 있는 이유는 컴퓨팅 방식의 변화에 따라, 그에 맞는 새로운 반도체가 필요하고 그 구조와 공정이 완전히 달라지고 있기 때문입니다. 이러한 변화는 반도체 기술의 큰 변곡점이 될 것으로 생각합니다.”《알림》 어드밴스드 패키징을 넘다 ‘Extended BEOL’ 테크 콘서트
◈ 행사 개요
행 사 명 : 3D SoC 반도체 혁신의 확장 ‘Extended BEOL’ 테크 콘서트 일 시 : 2024년 12월 18일(수) 10시~17시 장 소 : 포스코타워역삼 3층 이벤트 홀 (역삼역 3번출구 ) 규 모 : 관련업계 종사자 150명 주 최 : 한양대학교 CH3IPS혁신연구센터 / 인하대학교 3D나노융합소자연구센터 주 관 : 디일렉 / 와이일렉 후 원 : 한국반도체산업협회 / 한국반도체연구조합사 전 등 록 : 44만원(VAT포함) / 현 장 등 록: 55만원(VAT포함)
등 록 마 감 : 12월 17일(화) 13시 (조기 마감시 현장등록 불가)행 사 문 의 : 디일렉 김상수 국장 010 5278 5958
◈ 참고 사항
◦ 세미나룸 인원 제한으로 조기 마감될 수 있습니다. ◦ 현장 참석자, 9시 30분부터 사전 입장 가능합니다. ◦ 발표자료는 공개를 허락한 연사에 한하여, 파일 형태로 제공합니다. ◦ 콘퍼런스 비용 입금 시, 회사명 또는 등록자명으로 입금 후, 사무국으로 연락 주시기 바랍니다. (우리은행 1005 – 803 – 563727 예금주 디일렉)* 발표주제 및 연사자는 변경 될 수 있습니다.
*세금계산서 발행은 현금 결제만 가능합니다. ◦ 참가확인증 – 콘퍼런스 종료 후 신청해 주시기 바랍니다. ◦ 취소안내 – 행사 2일전 까지 환불 신청 가능. 이후에는 환불 불가합니다. – 개인별 주차는 지원하지 않습니다. – 본 콘퍼런스는 고용보험 환급과정이 아닙니다.* 발표주제 및 연사자는 변경 될 수 있습니다
◈ 프로그램
대담 : 한주엽 전문기자
정리 : 손영준 에디터
촬영 편집 : 신일범 프로