'타일링 공정', 기존 공정 대비 수율, 생산성 개선
해외 기업 I사와 협업 진행...국내서도 파트너 찾아
한국전자통신연구원(ETRI)이 차세대 칩렛 기술 개발에 성공했다. 기존 칩렛 공정 대비 공정 수를 1/3로 축소한 것이 가장 큰 특징이다. ETRI는 해외 반도체 기업과 협업을 통해 차세대 칩렛 기술 상용화를 준비 중이다.
최광성 ETRI 저탄소집적기술창의연구실 실장은 《디일렉》이 지난 26일 서울 역삼 포스코타워에서 개최한 '반도체 하이브리드 본딩 콘퍼런스'에서 '칩렛 집적 구현 기술로서 타일링 접합기술'을 주제로 발표했다.
최 실장은 "(TSV와 하이브리드 본딩) 사이에 잘 알려지지 않은 갭이 있다"며 "10~40µm 영역이 우리에게 기회가 될 수 있다"고 설명했다. "그는 실리콘 인터포저 등을 사용하면 생산성이 안 나오기 때문에 플립칩 본딩을 적용해야 한다"고 덧붙였다.
ETRI는 이 영역을 공략하기 위해 차세대 칩렛 기술인 '타일링 공정'을 개발했다. 타일링 공정은 반도체 웨이퍼 기판에 논컨덕티브필름(NCF)를 적용해 웨이퍼에서 제작된 칩렛으로 타일을 이어 붙이듯 웨이퍼에 칩을 적층한다. 이후 면 레이저를 조사해 접합 및 후경화 공정을 진행한다. ETRI는 타일링 기술 적용 시 후공정 단계에서 필요한 세척·건조·도포·경화 등 과정을 축소할 수 있다고 설명했다.
최 실장은 "(현재 칩 적층을 위해서는) 노굿다이(불량품) 이슈가 있으면 칩온웨이퍼(CoW)로 가고 노굿다이 이슈가 없는 경우에는 웨이퍼온웨이퍼(WoW)를 사용한다"며 "CoW와 WoW에는 생산성과 일드 문제가 있는데, (타일링 공정을 적용하면) 이 두 가지 문제를 잡을 수 있다"고 소개했다.
CoW는 개별 칩을 웨이퍼에 적층하기 때문에 반도체 양산에 많은 시간이 소요되는 단점이 있다. WoW는 웨이퍼에 웨이퍼를 쌓는 형태다. 생산 가능한 반도체 종류가 제한적이고, 수율 관리가 어렵다. 타일링 공정의 경우 일정한 규칙을 정하고 칩을 쌓는 방식이기 때문에 기존 공정 대비 큰 폭의 공정 시간 개선이 가능하다는 것이다. 또 WoW 방식 대비 비용 및 수율 개선이 가능하다.
마지막으로 최 실장은 "(타일링 공정을 적용할 수 있는) 시장이 지금 열리고 있다"며 "사업화를 함께 진행할 파트너를 찾고 있다"고 전했다. 현재 ETRI는 해외 주요 반도체 기업인 I사와 타일링 공정 관련 협업을 진행하고 있는 것으로 알려졌다.
디일렉=노태민 기자 [email protected]
《반도체·디스플레이·배터리·자동차전장·ICT부품 분야 전문미디어 디일렉》
