3D 적층 기술 기반 반도체 칩 공정 간소화…세계적 공급난 해소 기대
IBM은 최근 글로벌 반도체 장비 기업 도쿄일렉트론(Tokyo Electron, TEL)과 함께 300mm 실리콘 웨이퍼에 3D 적층 기술을 적용할 수 있는 공정을 세계 최초로 개발했다고 1일 밝혔다.
IBM은 칩 적층 방식이 제조 방식을 간소화할 수 있을 것으로 기대한다. 칩 적층 방식은 현재 고대역폭 메모리 생산과 같은 하이엔드 오퍼레이션에만 적용되고 있으나, 특정 부피에 포함될 수 있는 트랜지스터의 수를 늘리는데 도움이 되기 때문에 잠재성이 큰 기술이다.
칩 적층 방식을 위해서는 실리콘 레이어 간의 수직적 연결이 필요하다. 이를 위해서는 실리콘 웨이퍼의 후면을 얇게 만들 수 있어야 하는데, 이러한 칩 스택(stack)을 구성하는 레이어들은 보통 머리카락 굵기 정도인 100 마이크론으로 그만큼 깨지기 쉽다.
때문에 실리콘 웨이퍼를 보통 유리로 만들어진 캐리어 웨이퍼에 일시적으로 부착해 생산 공정을 통과할 수 있게 하고, 웨이퍼가 완성되면 이후 자외선 레이저를 이용해 두 웨이퍼를 분리한다. 문제는 분리하는 과정에서 물리적인 힘이 가해지기 때문에 결함이나 수율 손실이 발생하기도 한다는 것이다.
이에 IBM은 TEL과의 협업을 통해 유리로 만들어진 캐리어 웨이퍼가 아닌, 기본적인 실리콘 웨이퍼를 캐리어 웨이퍼로 사용하고 이후 웨이퍼 분리 과정을 적외선 레이저를 이용할 수 있는 새로운 공정을 개발했다. 300mm 크기의 실리콘 웨이퍼로는 세계 최초로 해당 공정을 구현한 것이다.
더 이상 유리가 필요 없기 때문에 공정이 간소화되고, 웨이퍼 부착 과정에서 발생할 수 있는 도구의 호환성 문제는 물론 결함 등이 감소된다. 또한 얇아진 웨이퍼의 인라인 테스트도 가능하게 된다.
양사는 2018년부터 해당 기술에 대한 연구 개발을 진행해오고 있다. 이번 성공을 기반으로 3D 칩 적층 방식이 전체 반도체 제조 공정에도 적용될 수 있도록 베타 시스템을 통한 시뮬레이션을 할 예정이다.
