삼성전자가 차세대 메모리 반도체인 3D D램을 16단까지 쌓는 방안을 추진하고 있다. 시제품 생산에 성공하게 되면, 경쟁사인 마이크론과의 적층 경쟁에서 2배 수준의 격차를 벌리는 셈이다. 현재 마이크론은 8단 수준의 3D D램을 연구 중인 것으로 알려졌다.
3D D램은 '수직 적층 셀 어레이 트랜지스터(VS-CAT)으로 불리는 차세대 메모리로, D램 셀을 낸드처럼 수직으로 적층하는 컨셉이다. 삼성전자는 VS-CAT과 수직 채널 트랜지스터(VCT) 등을 통해 차세대 D램 시장에서 기술 격차를 내겠다는 목표를 세우고 있다.
이시우 삼성전자 부사장은 지난 14일 국제 메모리 워크숍(IMW) 2024에서 기자들과 만나 "일부 회사(삼성전자 등)들이 16단 수준의 3D D램 시제품을 준비하고 있다"고 말했다. 이어 "지금은 양산보다는 피저빌리티(실현가능성)를 보는 단계"라고 부연했다. 이시우 부사장은 미국 마이크론에서 차세대 메모리 연구를 담당했다. 지난해 삼성전자에 영입됐다.
이 부사장이 이번에 언급한 3D D램은 셀을 수직으로 적층하는 VS-CAT이다. 기존 D램 구조와 비교해 셀을 더 많이 넣을 수 있고, 전류 간섭 현상이 적다는 특징이 있다.
VS-CAT은 기존 D램과 달리 웨이퍼 두 장을 결합해 만들 것으로 전망된다. 페리페럴(로직)과 메모리 셀을 각각 붙인다는 얘기다. YMTC의 엑스태킹(Xtacking)과 유사한 컨셉이다. 메모리 소자 업계 관계자는 "3D D램의 경우 페리를 기존 D램처럼 셀 레이어 옆에 붙이면 (면적이) 너무 커지는 문제가 발생한다"며 "(이를 해결하기 위해) 구동 페리와 셀을 각기 다른 웨이퍼에 만들고 붙여야 한다"고 설명했다. 3D D램 적층에는 웨이퍼 투 웨이퍼(W2W) 형태의 하이브리드 본딩이 적용될 것으로 예상된다. W2W 하이브리드 본딩은 이미 낸드와 CMOS 이미지 센서(CIS)에 적용되고 있다.
삼성전자는 이날 패널 토론 세션에서 3D D램의 후면전력공급(BSPDN) 적용 가능성에 대해서도 언급했다. BSPDN은 전력과 신호 라인을 후면에 배치해, 상호 연결 병목 등을 해결하는 기술로, 2nm 이하 선단 비메모리 공정에 사용될 것으로 점쳐졌었다. 삼성전자가 D램에 BSPDN의 적용 가능성에 대해 언급한 것은 이번이 처음이다. 이 부사장은 "D램의 경우 가운데 위치한 페리에서 파워를 공급한다"며 "현재 D램은 뱅크별로 (파워를 공급하는) 스피드가 다르지만, (향후) 뱅크별로 미세하게 스피드를 관리하게 되는 시점에는 (BSPDN이) 적용될 수도 있다"고 밝혔다.
삼성전자는 VS-CAT 외에도 트랜지스터 구조를 수직으로는 올리는 VCT 형태의 3D D램도 연구 중이다. 업계에서는 VCT를 4F스퀘어라고도 부른다. 4F스퀘어는 최근 삼성전자에서 연구되고 있는 셀 어레이 구조다. 6F스퀘어 대비 칩 다이 면적을 30%가량 줄일 수 있는 것으로 알려졌다. 업계에서는 VCT 구조가 10nm 이하 D램에 사용될 것으로 보고 있으며, 미세화 한계를 풀 열쇠 중 하나라고 평가하고 있다. 삼성전자가 2025년 선보일 시제품도 VCT 형태의 3D D램이다.
SK하이닉스와 마이크론 등 기업들은 VCT보다는 셀을 적층하는 형태의 3D D램 개발에 집중하고 있다. SK하이닉스 고위 관계자는 "4F스퀘어 개발을 진행할지에 대해서는 아직 결정하지 못했다"고 귀띔했다.
– 행사명 : 반도체 유리기판 서플라이체인 & 기술 콘퍼런스
– 일 시 : 2024년 6월 11일(화) 10:00 ~ 18:00
– 장 소 : 코엑스 콘퍼런스룸 4층 402호 (서울 강남구 영동대로 513, 삼성동)
– 규 모 : 150명
– 참가비용 : 5월 19일까지 44만원(VAT포함) | 5월 20일 이후 55만원(VAT포함)
– 주 최 : 디일렉 / 와이일렉
– 후 원 : 한국반도체산업협회 / 한국반도체연구조합
– 행사문의 : 디일렉 김상수 국장 [email protected] / 010 5278 5958
