인텔이 14세대 소비자용 CPU 메테오레이크(개발코드명)에 포베로스를 적용한다. 포베로스는 인텔의 3D 반도체 적층 기술이다. 모놀리식 다이가 아닌 여러 개의 타일을 조합해 분산형 다이 복합체를 만드는 방식이다. 업계에서는 칩렛 등의 이름으로 불린다. 이번 메테오레이크는 총 4개의 타일을 결합해 완성됐다. 팻 스토버 인텔 포베로스 기술 개발 및 어셈블리 테스트 기술 개발 디렉터는 지난달 23일(현지시간) 말레이시아 페낭에서 진행된 인텔 테크놀로지 투어에서 "오늘날 시스템온칩(SoC)을 이용한 반도체 성능 향상이 한계에 다다랐다"라며 "포베로스와 같은 어드밴스드 패키징 적용을 통해 설계·기능·비용 등을 고려한 반도체 생산이 가능하게 됐다"고 말했다.  포베로스는 인텔의 3D 적층 기술이다. 베이스 다이 위에 이종 다이들을 적층해 하나의 칩으로 기능하게 하는 방식이다. 반도체 업계에서는 칩렛으로 부른다. 한 개의 큰 칩이 아닌 여러 개의 칩을 합쳐 만들기 때문에 비용 및 수율 등에서 장점이 있다.  메테오레이크는 베이스 타일(인텔 16 공정 생산) 위에 중앙처리장치(CPU), 그래픽처리장치(GPU), SoC, 입출력(I/O) 타일을 적층한 제품이다. CPU 타일은 인텔 4(7nm급) 공정에서 생산되며, GPU(TSMC 5nm), SoC(TSMC 6nm), I/O(TSMC 6nm) 타일은 TSMC를 통해 양산하고 있다. 스토버 디렉터는 메테오레이크에 포베로스 기술을 적용해 "대역폭·전력 소비·레이턴시 개선 등을 이뤄냈다"고 전했다.  포베로스 공정은 현재 미국 애리조나 챈들러 팹에서만 진행되고 있다. 대만과 오레곤 등지에서 생산한 웨이퍼를 모두 애리조나 챈들러 팹에 가져와야 한다는 뜻이다. 먼저 팹에서는 웨이퍼를 개별 칩으로 만들기 위한 싱귤레이션 과정을 거친다. 이후 다이 분류 및 테스트 공정이 이어진다. 여기서 선별된 개별 타일들을 베이스 타일에 조립한다. 여기까지가 미국에서 진행되는 공정이다.  이후 과정은 전통적인 패키징 방식에 가깝다. 반제품 상태의 웨이퍼를 각 제품 단위 별로 자르고 다이와 기판을 연결한다. 업계에서는 이를 각각 다이싱과 다이 어태치 공정이라고 부른다. 끝으로 써멀 그리스 등 TIM 물질 도포와 휨 방지를 위한 스티프너 부착이 이어진다.  어셈블리를 끝낸 뒤에는 온도 변화에 따라 정상 작동 유무를 확인하는 번인 테스트와 전기 신호를 흘려 양품, 불량품을 구분하는 전기적 테스트, 애플리케이션 및 고객별 최종 테스트인 PPV를 거쳐 고객에게 제공된다. 스토버 디렉터는 향후 포베로스 적용 사례가 더욱 늘어날 것으로 내다봤다. 구체적으로 ▲웨이퍼 수율 개선 ▲각 타일에 적합한 공정 선택 ▲재고 관리 용이 ▲파티션 오버헤드 최소화 등이 가능하기 때문에 SoC 형태의 반도체 생산이 줄어든다는 이야기다. 인텔은 이에 대비해 말레이시아 후공정 팹 신규 건설을 진행하고 있다. 어드밴스드 공정 전용 팹인 펠리칸은 2024년 완공 예정이다. 이외에도 이탈리아, 폴란드에 후공정 팹 건설을 준비 중이다.

디일렉=노태민 기자 [email protected]
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