정부가 반도체 패키지 기술 중요성을 인지하고 추진한 대규모 연구개발(R&D) 예비타당성(예타) 사업인 '반도체 첨단패키징 선도기술개발' 프로젝트가 최근 한국과학기술기획평가원(KISTEP) 예타 심사를 통과한 것으로 29일 전해졌다. 예타조사는 정부 재정이 대규모로 투입되는 사업의 정책, 경제적 타당성을 사전 검증 평가하기 위한 제도다. 총 사업비 500억원 이상에 국고 지원이 300억원을 넘는 사업 등이 예타 조사 대상이다. 통상 재수나 삼수 과정을 거치면서 세부 항목이 다듬어지는데, 이번에 추진한 반도체 첨단 패키지 분야는 한 번만에 통과했다.  대만 TSMC 등 타국 패키지 분야 강자들을 빠르게 추격함과 동시에 선도 기술을 확보하고 퍼스트 무버로 나아가야 한다는 필요성을 심사 위원 대다수가 공감했다는 것이 관계자 설명이다. 다만 예산 규모는 초기 계획했던 7년간 5000억원에서 60% 가량 삭감된 7년간 2068억원으로 정해졌다. 예타 통과에 대한 행정 작업 등을 마치고, 올 하반기에 사업공고 후 내년부터 R&D가 본격 수행될 것으로 보인다.   이 사업에 관여한 관계자는 "초기 계획한 예산 삭감은 예타 조사에서 통상적으로 있는 일"이라면서 "그 보단 한 번만에 예타 심사를 통과했다는 점에 주목해야 한다"고 말했다. 정부도 이 분야 중요성을 인지하고 있다는 것이다.  산업통상자원부, 한국산업기술평가관리원(KEIT) 등은 해당 R&D 예타 사업을 추진하기 위해 작년 상반기부터 민간 기업 참여 의향과 보유 기술 역량을 조사했고, 9월에 예타 신청을 넣었었다. 예타를 통과한 첨단패키지 R&D는 크게 추격형과 선도형으로 나눠 운용될 것으로 보인다.  추격형은 이종집적, 웨이퍼레벨패키지(WLP), 패널레벨패키지(PLP), 고집적 플립칩 등에 대한 국내 전후방 산업계 역량 향상에 초점이 맞춰졌다. 이런 기술은 대만 TSMC나 미국 앰코, 중국 JCET 그룹이 기술과 시장을 독점하고 있다. 선도형은 고대역폭메모리(HBM) 등 국내 기업이 잘 하고 있는 기술 분야에 R&D 예산이 투입된다. 잘하던 것을 더 잘하게 하기 위한 R&D다. 2.5D 패키지 기반 HBM의 최적화, 10~40마이크로미터(㎛) 접합, 하이브리드 본딩 등이 R&D 계획으로 올라와 있다. 최근 이슈가 되고 있는 반도체 패키지용 유리기판 관련 내용이 R&D 과제에 포함돼 있을지도 관심사다. 세계 굴지의 다수 기업이 기존 반도체 패키지 기판인 FC-BGA(Flip-chip Ball Grid Array)의 유기 플라스틱 소재 코어층을 유리 기판으로 대체하려는 연구와 투자를 지속하고 있다. 유리는 기존 플라스틱 소재 대비 더 딱딱해 열에 의한 휘어짐 문제가 적고, 대면적화에 유리하다.

디일렉=한주엽 기자 [email protected]
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= 행사 알림=  

[긴급점검] 반도체 유리기판 서플라이체인&혁신기술 컨퍼런스

유리 기판이 어드밴스드 반도체 패키지 업계의 주목을 받고 있습니다. 세계 굴지의 다수 기업이 기존 반도체 패키지 기관인 FC-BGA(Flip-chip Ball Grid Array)의 유기 소재 코어층을 유리 기판으로 대체하려는 연구와 투자를 지속하고 있기 때문입니다. 통상 FC-BGA 기판 코어 층은 유리섬유 강화 에폭시 레진(FR4:Fire Retardant4)을 활용해 왔습니다. 유리는 FR4 소재 대비 더 딱딱해 열에 의한 휘어짐 문제가 적습니다. 이 때문에 대면적화에 유리합니다. 평탄성이 좋아 보다 세밀한 회로 형성도 가능합니다. 절연성이 높다는 점도 장점입니다. 전기신호 손실이 적고 신호전달 속도 측면에서도 강점이 있습니다. 더 높은 동작 주파수를 요하는 고주파 무선주파수(RF)분야에선 유리 기판 특성이 매우 좋다는 연구 보고도 상당수 나와 있습니다. 최근 인공지능(AI)인프라 투자 확산으로 유리 기판 적용에 대한 기대감이 커지고 있습니다. AI 반도체용 칩은 면적이 크고, 미세 회로를 커버할 수 있는 고직접 패키지 기판이 필요합니다. 기존 패키지 기판은 면적이 커질수록 휘어짐 문제를 해결하기가 어렵습니다. 집접도 역시 마찬가지입니다. 유리기판이 최근 반도체 기판의 핵심 소재로 각광받는 이유입니다. 유리기판 상용화를 위해 넘어야 할 과제는 많습니다. 우선 전극 형성을 위해 유리에 구멍을 뚫는 TGV(Through Glass Via)공정을 고도화해야 합니다. 유리는 공정 과정에서 작은 흠집이 생기면 시간이 흐름에 따라 쉽사리 다른 영역으로 균열이 가기 때문에 이 공정을 고도화하지 않으면 상용화는 쉽지 않을 것이라는 의견이 많습니다. 유리를 잘 자르는 장비 기술도 필요합니다. 자를 때 잘 자르지 않으면 측면 크랙에 의한 기판 균열이 수율을 크게 떨어뜨린다고 합니다. 구멍 잘 내고 잘 자르는 기술 외에도 구멍 속을 구리로 채우는 도금 기술 역시 안정적으로 이뤄져야 합니다. 패터닝 그 자체도 문제지만 포토레지스트(PR)를 잘 펴서 바르는 기술 등과 더불어 수동 소자를 내장하고 레이어를 올리는 기술 역시 추가적으로 개발되어야 합니다. 인텔은 오는 2030년 전까지 유리기판을 채용할 것이라 밝히고 있으나 유리 기판에 대한 업계의 요구가 높아짐에 따라 이 보다 빠른 속도로 상용화가 이뤄질 것이라는 기대가 있습니다. 실제 삼성전기는 2025년에 유리기판을 쓴 반도체 패키지 기판 시제품을 생산한 뒤 2026~2027년 양산에 들어갈 것이라고 밝히기도 했습니다. 전자부품 전문미디어 <디일렉>은 유리기판 적용에 필요한 기술과 공정 노하우, 장비 소재 서플라이체인을 조망하는 콘퍼런스를 준비했습니다. 변화하는 산업 생태계의 통찰력을 얻어가십시오.  

▣ 행사 개요

– 행사명 : 반도체 유리기판 서플라이체인 & 기술 콘퍼런스
– 일 시 : 2024년 6월 11일(화) 10:00 ~ 18:00
– 장 소 : 코엑스 콘퍼런스룸 4층 402호 (서울 강남구 영동대로 513, 삼성동)
– 규 모 : 150명
– 참가비용 : 5월 19일까지 44만원(VAT포함) | 5월 20일 이후 55만원(VAT포함)
– 주 최 : 디일렉 / 와이일렉
– 후 원 : 한국반도체산업협회 / 한국반도체연구조합
– 행사문의 : 디일렉 김상수 국장 [email protected]

▣ 프로그램(안)