전공정 한계로 칩렛·3D SoC 등 첨단 패키징 기술 중요성 부각
국내 산학연 전문가들은 향후 반도체 산업에서 첨단 패키징의 중요성이 더욱 부각될 것이라고 전망했다. 특히 각 칩을 고밀도로 연결하기 위한 칩렛, 3D 적층기술 등이 패키징 산업의 핵심 요소가 될 것으로 내다봤다.
이같은 전망은 17일 오후 서울 양재 엘타워에서 열린 '초격차 반도체 포스트-팹 발전전략 포럼' 출범식에서 나왔다.
이 포럼은 산업통상자원부, 한국반도체산업협회, 한국PCB&반도체패키징산업협회, 한국마이크로전자및패키징학회는 국내 산·학·연 전문가들이 참여하는 협의체다. 국내 패키징 기술 발전과 기술경쟁력을 한층 더 발전시키기 위한 게 출범 취지다.
이와 관련, 반도체 업계가 선폭을 미세화하는 데 점차 한계를 느끼면서, 현재 전공정을 대신해 반도체 성능과 효율성을 높여줄 수 있는 첨단 패키징에 대한 수요가 증가하는 추세다. 대표적인 첨단 패키징 기술로는 3D 적층(3D Integration) 기술을 비롯해 팬아웃(FO), 웨이퍼레벨패키지(WLP), 인터포저, 칩렛 등이 있다.
이날 노근창 현대차증권 리서치 센터장은 "파운드리 업계에서 선단 공정의 비중이 확대되는 상황에서 이를 뒷받침할 수 있는 패키징 기술을 갖춘 TSMC가 시장을 주도하고 있는 상황"이라며 "AMD, 인텔, 엔비디아 등도 3D 적층과 칩렛 등을 제품 개발에 적극 활용하고 있다"고 설명했다.
유럽 최대 반도체 연구소 IMEC의 에릭 베인 시니어 펠로 역시 3D 적층 기술의 중요성을 강조했다. 3D 적층은 반도체 셀을 수평으로 집적하던 기존 방식과 달리, 셀을 수직으로 쌓아 올리는 패키징 기술이다.
기존 3D 적층은 CMOS 이미지센서, HBM(고대역폭메모리) 등에 적용돼왔으나, 최근 다양한 영역에서 활용도가 증가하고 있다. 기능별로 각 칩을 제작한 뒤 단일 칩에 집적하는 칩렛, 웨이퍼와 웨이퍼를 적층하는 W2W 본딩, 웨이퍼의 전면과 후면을 모두 활용하는 BSPDN 등이 여기에 해당한다.
에릭 베인 시니어 펠로는 "3D 적층과 관련한 주요 반도체 산업의 방향은 칩렛, 3D SoC(시스템온칩) 두 가지로 나뉠 수 있을 것"이라며 "이들 영역에서 각 칩을 밀도 있고 빠른 인터커텍트 환경으로 연결하기 위한 기술적 진화가 이뤄지고 있다"고 설명했다.
디일렉=장경윤 기자 [email protected]
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