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삼성전기가 반도체 패키지 기판 선폭(L/S)을 5마이크로미터(µm)까지 개발을 마쳤다고 밝혔다. 반도체 입출력(I/O) 단자 증가에 대응하려면 반도체 패키지 기판도 회로를 얇고 촘촘하게 구현해야 한다. 

양우석 삼성전기 그룹장은 21일 수원컨벤션센터에서 《디일렉》 주최로 열린 'SMT&PCB 테크 컨퍼런스'에서 "현재 개발 중인 세대(N세대) 반도체 패키지 기판이 10/10µm 선폭(20µm 피치)를 가지고 있다면, 다음 세대(N+1세대)는 선폭이 5/5µm까지 갈 것으로 본다"며 "삼성전기에서는 5/5µm까지 적용할 수 있는 공법 개발을 마쳤다"고 밝혔다. 그는 "그 다음 세대(N+2세대)는 3/3µm 또는 2/2µm까지 갈 것으로 예상한다"고 덧붙였다. 

N세대에서 N+1세대, 그리고 N+1세대에서 N+2세대로 진입하는 데는 각각 18개월씩 걸린다. 

패키지 기판 선폭을 좁히는 것 외에 절연층과 회로배선 표면 거칠기(Cu Roughness) 개선도 중요하다. 양우석 그룹장은 "절연층의 거칠기를 세밀하게 제어해야 표면의 미세회로를 잘 배선할 수 있다"고 밝혔다. 이어 "회로배선의 표면 거칠기를 줄이면 신호손실을 최소화할 수 있다"고 덧붙였다.

반도체 입출력 증가는 범프 간격 미세화도 요구한다. 대면적 평탄화 제어 기술과, 미세 범프 실장 정합 기술 개발이 뒤따라야 한다. 양 그룹장은 "향후 반도체의 범프 피치는 40~50µm가 요구되고, 기판 업체도 대응해야 한다"고 밝혔다.

양 그룹장은 이처럼 미세회로와 범프 등을 포함해 반도체 기판 핵심 기술을 △고다층·대면적(반도체 성능 향상을 위한 기판 면적·층수 증가) △미세회로(반도체 입출력 증가에 따른 회로 미세화) △고밀도 재료(미세회로를 위한 신규 절연재 개발) △임베딩(고성능화를 위한 수동소자 임베딩 기술 채용) △극소구경 비아 구현 △범프(범프 피치 미세화) 등을 꼽았다. 

층과 층을 연결하는 비아에 대해, 양 그룹장은 "배선된 회로의 폭이 줄어드는 만큼 비아 크기도 작아져야 한다"며 "파장이 극도로 짧은 설비를 사용해 극소구경 비아를 구현해야 한다"고 설명했다.

디일렉=이기종 기자 [email protected]
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