최근 반도체 업계는 첨단 공정과 파운드리 경쟁이 치열하다. 인하대학교 반도체 소자 전문가 최리노 교수는 CFET(Complementary Field-Effect Transistor) 기술이 미래 반도체 구조의 핵심이 될 것이라며 주목해야 할 차세대 기술로 강조했다.

최 교수는 “CFET은 NMOS와 PMOS 트랜지스터를 위아래로 쌓아 면적을 줄이는 방식”이라며, “이로 인해 3D 적층 구조를 통해 전력과 성능 효율성을 크게 향상시킬 수 있다”고 설명했다. CFET 기술은 기존의 FinFET, GAA(Gate-All-Around) 기술을 넘어선 차세대 기술로, 1나노미터 이하 공정에서 중요한 역할을 할 전망이다.

인텔, 삼성, TSMC는 각자의 기술력을 바탕으로 선단 공정 경쟁을 펼치고 있다. 최 교수는 “삼성은 GAA 기술을 먼저 도입해 TSMC를 따라잡으려 했으나, TSMC의 기술적 우위는 여전히 견고하다”고 평가했다. 이어서 “TSMC가 현재 파운드리 시장에서 앞서가고 있지만, CFET과 같은 차세대 기술 도입이 향후 경쟁의 중요한 분기점이 될 것”이라고 덧붙였다.

CFET은 기존의 2D 평면 구조를 넘어서 3D로 트랜지스터를 쌓아올리는 방식이다. 이는 반도체 소자의 크기를 줄이고, 더 높은 성능을 구현할 수 있는 잠재력을 가지고 있다. 최 교수는 “현재 여러 회사들이 CFET을 시뮬레이션 단계에서 실리콘 기반으로 구현해가고 있으며, 앞으로 2세대에서 3세대 내에 이 기술이 상용화될 것”이라고 예측했다.

또한 BEOL 공정의 중요성에 대해서도 강조했다. 최 교수는 “CPU와 메모리 간의 통신을 높이기 위해선 BEOL을 통해 수많은 연결을 만들어내야 한다. 단순한 웨이퍼 공정이 아니라 웨이퍼를 자른 후에도 BEOL을 통해 고속으로 연결하는 기술들이 요구된다”며 “어드밴스드 패키징이 아니라 익스텐디드 BEOL로 용어부터 재정립해야 한다”고 주장했다.

이와 함께 최 교수는 “전력 공급을 칩의 뒷면에서 처리하는 BSPDN 기술이 CFET에 최적화되어 있다”며, “CFET과 BSPDN이 함께 발전해 나갈 것”으로 예상했다.

- 1강 1중 1약이라고 해야 합니까? 글로벌파운드리(GlobalFoundries)사는 선단 공정 경쟁에서 이미 빠졌죠? 현재 볼륨 크기로 보면 14나노, 18나노이고, 조금 선단 공정이라고 하면 7나도 정도입니까?

“그렇죠. 글로벌파운드리사는 7나노 이후를 하지 않았으니까요.”

- 삼성은 TSMC와 어깨를 나란히 한다는 이미지를 주기 위해서 GAA(Gate-All-Around)로 간다고 했죠?

“3나노로 GAA를 가장 먼저 도입하겠다고 발표했죠.”

- GAA 제품과 관련한 고객사 내용은 나온 것이 없죠?

“큰 고객은 안 들어왔죠.”

- TSMC가 거의 최선단 공정을 장악하고 있는 것 같고, 인텔이 몇 년 전부터 펫 겔싱어가 VM웨어 갔다가 다시 CEO로 돌아온 후, 없앴던 파운드리 사업을 다시 하겠다고 선언했죠. 그런데 최근에 인텔이 그 과정에서 큰 어려움을 겪고 있는 것 같습니다.

“인텔이 기술적으로 뒤처졌다고 느껴서, 2년 안에 4개의 새로운 공정을 개발하겠다고 했어요. 왜 그렇게 빨리 그걸 추진하려는지는 모르겠지만, 그걸 바탕으로 파운드리 사업을 해보겠다고 나선 거죠. 하지만 정작 인텔의 차세대 프로세서인 루나레이크(Lunar Lake)조차도 자사 공정이 아닌 TSMC의 공정을 사용해서 만들고 있거든요. 그래서 인텔이 파운드리 사업을 성공시키는 것도 쉽지 않은 상황입니다.”

- 그래서 최근 미국 씨티증권 같은 데서 나온 리포트에 보면, 파운드리 사업을 접어야 한다, 그래야 주주들에게 이익이라고 하더라고요.

“올해 2분기 실적이 적자 폭이 큰 것으로 나오면서 구조조정을 해야 한다는 압력이 굉장히 큰 상황입니다. 구조조정의 가장 중요한 부분은 역시 파운드리 사업이고요, 이 사업을 철수할 수 있다는 얘기가 나오면서 주가는 오히려 8~10%나 바로 올랐습니다. 시장에서는 파운드리 사업이 인텔의 발목을 잡고 있으니 철수하는 것을 원한다는 얘기죠.”

- 인텔이 예전에 인수했던 FPGA(Field-Programmable Gate Array) 전문 회사 알테라(Altera)를 다시 매각할 거라는 말도 있고, 파운드리를 떼내야 한다는 얘기도 있습니다. 로이터에 따르면, 인텔이 설계 부문을 퀄컴에 팔려고 논의 중이라는 소식이 있었는데, 어떤 설계 부분인지는 모르겠지만 인텔에서는 퀄컴과 만난 적도 없다고 해명했어요. 그런데 만약 그 설계 부문을 정말 매각한다면, 사실상 회사를 다 팔겠다는 얘기 아닌가요?

“인텔의 최대 강점은 CPU 설계인데 그 부분은 아닐 겁니다. 파운드리만 남는다는 얘기인데 그렇게 할 리는 없을 것으로 생각합니다.”

- PC나 서버용 CPU의 경우, AMD가 많이 올라오긴 했지만, 아직도 인텔의 점유율이 아주 높잖아요. 그리고 얼마 전 IFA에서 퀄컴이 코파일럿을 지원하는 암(ARM) 기반의 CPU를 출시하겠다는 얘기를 하는 등 경쟁이 치열해지고 있지만, 인텔이 설계 부분을 매각하는 것은 말이 안 되는 것 아닙니까?

“그렇습니다. 이제 곧 발표하겠지만 루나레이크에 관해 인터넷에 나오는 것들을 보면 전성비가 상당히 우수하다 그래요. 암 기반에 대적할 만큼 잘 나올 것이라는 소식도 나오고 있습니다. 물론 미국이 아니라 이스라엘 쪽에서 주도한 프로젝트이긴 하지만, 그래도 CPU에 가장 강한 회사가 그 부분을 매각할 리는 없을 것으로 생각합니다.”

- 그런데 주인이 자본가들이잖아요. 여러 펀드가 지분을 나눠 갖고 있어서 어떻게 될지 모르죠. 미국 자본들은 냉정할 때는 참 냉정하지 않습니까?

“맞습니다. 텍사스 인스트루먼트(TI)가 2000년대 초반에는 디지털과 아날로그 기술을 다 하고 있었어요. 그런데 어느 날 갑자기, 이제 우리는 디지털 개발을 안 하겠다고 발표한 겁니다. 당시 TI는 24나노미터 공정을 개발하던 중이었는데, 그 기술을 그대로 던져버린 거죠.

사실 TI는 디지털 기술로 출발한 회사였습니다. 그때 애플리케이션 프로세서(AP) 같은 것도 개발했었어요. 하지만 전략적으로 디지털 사업을 포기했고, 대신 아날로그 반도체에 집중하기로 결정한 거죠. 이후에 TI는 내셔널 세미컨덕터(National Semiconductor)를 인수하면서 아날로그 반도체 분야에서 엄청난 성장을 이루었어요. 지금 TI는 아날로그 반도체에서 매우 강력한 회사가 되었죠.

미국 기업들은 이렇게 사업 구조를 바꾸는 데 굉장히 유연하고 빠른 결정을 내립니다. 주가에 대응하는 것이 매우 강합니다. 주주들의 이익을 위해서 과감하게 사업을 접는 사례들이 많이 있습니다.”

- 사실 몇 년 전부터 인텔이 정부로부터 지원받은 것이 많이 있죠?

“많이 받았죠. 그리고 또 앞으로도 받을 것도 많이 있고요.”

- 미국이 자기네 땅에서 반도체를 생산하는 것이 목표인데, 인텔이 파운드리를 접겠다고 하면 그냥 놔둘까요?

“그게 지금 인텔이 파운드리를 포기하지 못하는 가장 큰 허들입니다. 이걸 어떻게 갈등 없이 포기할 수 있느냐는 거죠. 저라도 인텔 입장이라면 파운드리 사업이 큰 부담일 겁니다. 쉽게 말해서, AMD와의 경쟁에서 AMD가 많이 따라잡았다는 부분이 있잖아요. 그 이유 중 하나가 TSMC의 기술력이 크게 작용한 겁니다.

속도나 전력 효율성에서 TSMC에 의존하는 바가 큽니다. 그런데 인텔은 자기 파운드리를 써야 한다는 것 때문에, 성능이 잘 안 나오는 부분도 있을 수 있습니다.”

- 그렇죠. 그동안 공정 개발을 게을리하지는 않았겠지만, 결과적으로는 많이 뒤처져 있지 않습니까?

“한 예로, 원래 삼성에서 만들던 퀄컴 칩을 얼마 전에 여러 가지 이유로 TSMC로 옮겼는데, TSMC에서 제조한 칩이 성능 면에서 상당히 우수했다는 평가가 나왔어요. 이런 사례들을 보면, 인텔도 비슷한 경험을 할 수 있지 않을까 생각하게 됩니다.”

- 최근 미국의 통신사들, 예를 들어 블룸버그나 로이터 같은 매체들에서 반도체 설계 부분을 매각할 거라는 기자가 계속 나오는데 저는 도대체 누가 이런 얘기들을 흘리는지 궁금하긴 합니다. 미국 정부가 듣도록 위기감을 고조시키는 의도가 있는 게 아닌가 하는 생각도 들곤 합니다.

“제가 보기에는 기본적으로 인텔 내부에서도 파운드리가 과연 계속할 수 있는 비즈니스냐, 계속 TSMC와 경쟁을 해가면서 경쟁 우위를 가져갈 수 있느냐에 대해 회의적으로 생각할 거에요. 그러니까 하고 싶지 않다는 생각이 클 것 같습니다.”

- 그게 아니면, 힘들다, 도와달라는 얘기를 계속 함으로써 지원을 더 끌어내려는 의도도 있지 않나 싶은데요?

“물론 지원을 받아서 투자하겠다는 부분이 있겠지만, 그런다고 궁극적으로 문제가 해결될 수 있을까 하는 의문이 듭니다.”

- 반도체가 전략물자 아닙니까? 그래서 전투기나 이런 프로젝트처럼 지원할 수 있지 않을까 하는 생각도 드는데요?

“칩 액트(CHIPS Act)가 그런 배경에서 나왔는데, 결국 핵심은 어떤 상황이 발생하더라도, 예를 들어 전쟁이나 정치적인 불안 상황에서도 자국 내에서 반도체를 생산할 수 있어야 한다는 겁니다. 중요한 것은 자국 내에서 제조할 수 있어야 한다는 것이지, 꼭 자국의 기업이 제조해야 한다는 의미는 아닙니다. 미국 내에서 안정적으로 반도체를 생산할 수 있다면, 그것이 외국계 기업이라도 상관없다는 거죠.”

- 삼성은 파운드리는 어떻게 보세요?

“삼성도 지금 인텔과 비슷한 고민을 하고 있을 거로 생각해요. 최첨단, 그러니까 리딩 에지 분야에서는 이미 시장의 판단이 어느 정도 나와 있는 상황입니다. TSMC가 이 분야에서 확실히 앞서가고 있어서, 삼성 입장에서는 중요한 고객을 끌어들이기가 매우 어려운 상황이죠.

리딩 에지라고 하면 3나노미터 이하의 기술을 말하는데, 이런 상황에서 고객 없이 계속 투자를 이어갈 수 있겠느냐는 것인데, 그래도 삼성이 가진 강점 중 하나는 내부 고객이 있다는 점이에요.”

- 그런데 내부 고객도 지금 컬컴 제품을 쓰고 있지 않습니까?

“그렇죠. 그러니까 내부 고객의 제품을 잘 만들어서 보여주는 수밖에 없는데 그게 쉽지는 않아 보입니다.”

- 2나노, 3나노가 참 어려운가 봐요?

“쉽게 말해서 TSMC가 너무 잘합니다.”

- 잘하는 이유가 뭡니까?

“삼성과 TSMC를 비교해보면, 업력이나 회사 규모, 투자비, 그리고 엔지니어 숫자까지 따졌을 때, TSMC가 삼성보다 약 3배 정도 더 크다고 봐야 할 것 같아요. 현재 삼성은 파운드리에 대한 투자도 별로 없는 상황이라, TSMC와의 기술 격차를 좁히는 게 점점 더 어려워지는 것이죠.”

- 국내외 반도체 관련 학회에 많이 다니시고 아는 분들도 많으실 텐데, 만나보시면 TSMC가 좋다는 얘기를 많이 하나 보죠?

“그런 얘기들이 많이 나오죠. 업계에서는 걱정도 큽니다. 왜냐하면, 지금처럼 진행되면 결국 TSMC가 모든 리딩 에지 분야를 독점하게 될 가능성이 커지는데, 그렇게 되면 TSMC가 가격을 마음대로 책정할 수 있는 상황이 올 수도 있거든요.

그래서 많은 사람이 어떻게든 삼성이 계속 경쟁에서 살아남기를 바라고 있어요. 저에게 이런 얘기를 하는 분들도 삼성이 더 잘해서 이 비즈니스에 계속 남아줬으면 좋겠다는 의도로 얘기하는 것이죠.”

- 삼성의 그 존재 자체만으로도 TSMC가 함부로 할 수 없다는 것이네요?

“그렇죠. 그래서 어느 정도만 되면 자기네가 TSMC의 물량을 줄이고 삼성에 줄 거라는 얘기도 많이 합니다.”

- 아무튼 삼성이 GAA(Gate-All-Around)도 제가 봤을 때는 3나노는 거의 건너뛰는 느낌이고 2나노 때 타이밍상으로는 TSMC랑 똑같아지는 것이네요.

“그렇죠. TSMC는 2나노로 가더라도 FinFET(Field-effect Transistor) 쪽을 완전히 포기하지는 않을 거예요. 고객과 기술에 따라 일부는 FinFET으로 가져가고, 일부는 GAA로 갈 것 같습니다.”

- GAA 다음으로 CFET(Complementary Field-effect Transistor)이 차세대가 되는 겁니까?

“언제가 될지는 모르지만, CFET은 사실 1나노 이하를 보고 있습니다. 그런데 1나노로 간다는 게 아니라, 1나노 이후 세대를 생각하고 있는 거죠. 지금 2나노, 1나노, 그리고 그다음 세대까지 염두에 두고 있는 겁니다.”

- 1나노 다음 세대는 뭐라고 부르나요? 인텔 같은 경우에는 18A라고 하잖아요.

“맞습니다. 그 18A라는 게 사실 1.8나노 정도를 의미하는 겁니다. A를 붙여서 사용하는데, 그건 옹스트롬(Å) 단위를 사용한 명칭이에요.”

- 마케팅적으로 파운드리 회사들도 명칭을 두고 고민이 많을 것 같은데요?

“각 회사마다 고민이 많을 겁니다. 이제 나노라고 부르기 어려운 시점이니까요. 그래서 A 같은 단위를 붙이거나, 옹스트롬 단위 같은 무언가를 쓰겠죠.”

- CFET의 C는 무엇을 의미합니까?

“컴플리멘터리(Complementary)의 C인데, ‘상호 보완한다’는 뜻입니다. 우리가 흔히 알고 있는 CMOS(시모스) 기술이 바로 그 개념에 기반을 두고 있습니다. CMOS는 결국 로직을 만드는 방법인데, 여기서 말하는 로직이란 우리가 학교에서 배운 불리언(Boolean) 연산, 즉 참과 거짓을 이용한 논리 연산을 의미합니다. 예를 들어 ‘참 AND 참은 참’, ‘참 AND 거짓은 거짓’ 같은 것들이죠. 이런 불리언 대수를 풀기 위해 스위치를 사용하게 되는데, 그 스위치가 바로 트랜지스터입니다.

트랜지스터로 로직을 구현하는 다양한 방법 중 하나가 CMOS입니다. CMOS는 두 종류의 트랜지스터를 사용하는데, 하나는 NMOSFET이고, 다른 하나는 PMOSFET입니다. NMOS는 전자를 운반하는 반면, PMOS는 ‘홀’이라는 전공을 운반합니다. 쉽게 말해, 이 두 트랜지스터는 정반대의 방식으로 작동합니다. 하나가 켜지면 다른 하나는 꺼지고, 하나가 꺼지면 다른 하나는 켜지게 되어 있죠. 이 두 가지 트랜지스터는 항상 같은 숫자로 함께 사용됩니다.

CMOS 기술은 트랜지스터 안에 NMOS와 PMOS가 모두 포함되어 있는 방식입니다. CPU나 AP 같은 모든 로직 반도체들은 동일한 수의 NMOS와 PMOS로 구성됩니다. 이 방식은 전력 소모를 줄이고, 노이즈 마진을 높이는 데 매우 효과적입니다. 그래서 두 개의 트랜지스터를 항상 함께 사용하게 되었죠.

하지만 시간이 지나면서 반도체를 점점 더 작게 만들려는 시도가 이어지면서, 스케일링이 점점 어려워졌습니다. 그러다 보니 ‘어떻게 하면 더 작은 면적에 트랜지스터를 배치할 수 있을까’를 고민하게 되었죠. 그 해결책 중 하나가 바로 CFET입니다. CFET는 PMOS를 아래에, NMOS를 위에 쌓아서 배치하는 방식입니다. 이렇게 하면 트랜지스터가 차지하는 면적이 이론적으로 절반으로 줄어들게 되어, 더 작은 칩을 만들 수 있게 되는 거죠. 이 방식이 CFET입니다.”

- FinFET, 그 다음에 GAA와 비교했을 때 CFET은 구조가 어떻게 바뀌는 것인가요?

“플래너 방식(Planar Process)에서는 전기가 평평하게, 수평으로 흘렀다면, FinFET은 채널을 세워서 전기가 세 면을 따라 흐르게 한 겁니다. 그래서 게이트가 채널의 3면을 감싸게 되죠. 이를 한 단계 더 발전시켜 전기가 네 면을 모두 감쌀 수 있게 만든 것이 GAA입니다.

그리고 CFET는 NMOS와 PMOS 트랜지스터를 수평으로 배치하는 대신, 위아래로 쌓아 올린 구조입니다. 전기는 NMOS와 PMOS에서 동일하게 흐르지만, NMOS는 위에, PMOS는 아래에 배치된 차이가 있는 거죠. 전기가 옆으로 흐르느냐, 위아래로 흐르느냐의 차이지 기본적인 전기 흐름은 같습니다. 다만, 아래위로 쌓게 되면 트랜지스터 간 연결 방식은 수평일 때와는 달라지겠죠.”

- 수평으로 있던 트랜지스터를 상하로 쌓으면 면적이 줄어듭니까?

“이론적으로는 면적이 절반이 되는 거죠.”

- 그렇게 아래위로 쌓았을 때 어려운 점은 뭡니까?

“다 어렵습니다. 기본적으로 한 층의 트랜지스터를 만드는 것도 만만치 않습니다. 예를 들어, 소스와 드레인은 각각 다른 도핑을 해야 하니까 따로따로 제조해야 하죠. 그런 다음에는 BEOL(Back-End of Line) 공정을 통해 서로 연결하면 되는데요. FinFET, GAA로 넘어가면서 더 어려워집니다.

특히, 트랜지스터를 쌓는 구조에서는 공정 순서 때문에 더 큰 난제가 생기죠. 반도체 제조에서 가장 어려운 부분 중 하나는 온도 제어인데, 공정이 진행될수록 더 낮은 온도로 가야 합니다. 높은 온도에서 낮은 온도로는 괜찮지만, 그 반대로 가면 문제가 생기죠. 예를 들어, 금속층을 먼저 만들고 나서 높은 온도를 사용하면 금속이 녹아버려서 전체가 망가질 수 있습니다. 그런데 MOSFET을 만들 때 고온을 써야 하는 공정이 있어서 공정 순서를 짜는 데 어려움이 있습니다.

또 하나는 아이솔레이션(Isolation) 문제입니다. 서로 다른 소자 간에 전기가 간섭하지 않게 하는 절연 기술이 필요한데, 이걸 아이솔레이션이라고 합니다. 기존 평면 구조에서는 옆에 산화층을 넣어서 쉽게 해결할 수 있었지만, 트랜지스터를 위아래로 쌓는 구조에서는 절연을 어떻게 처리할지 매우 까다롭습니다. 이게 또 다른 어려운 문제 중 하나죠.”

- GAA도 어려웠는데 CFET으로 가면 구조가 완전히 또 바뀌는 거네요.

“GAA의 장점이 뭐냐면, 결국 채널을 연속적으로 세우는 구조라는 점입니다. 실리콘과 실리콘 저마늄(Silicon-Germanium)을 번갈아 가며 쌓는다는 건데, 이걸 에피택셜 그로스(Epitaxial Growth)라고 부르죠. 쉽게 말해, 기존의 결정 구조를 그대로 따라가며 층을 쌓는 겁니다. 어플라이드 머티리얼즈(Applied Materials)가 이런 에피택셜 공정을 잘하는 회사죠.

이렇게 층을 계속 쌓는 방식은 생각보다 쉽습니다. 물론 NMOS와 PMOS 사이에 절연(아이솔레이션)을 해야 하고, 게이트 메탈의 성질이 NMOS와 PMOS에서 다르기 때문에 게이트를 어떻게 덮느냐가 문제이긴 합니다. 하지만 기본적으로는 층을 쌓아올리는 방식이니까 큰 틀에서는 복잡하지 않다고 할 수 있습니다.

그런데 GAA가 도입되면서 CFET로 가기에 조금 더 유리한 환경이 되었다고 할 수 있습니다. GAA가 기술적으로 그다음 단계인 CFET을 준비하는 데 도움이 된다고 볼 수 있습니다.”

- 그런데 GAA도 TSMC가 아직 준비하고 있는 단계 아닙니까?

“개발은 돼 있는데 상품화는 아직 안 한 거죠.”

- 4년 전에 CFET에 관해 말씀하셨는데, GAA도 3~4년은 가지 않을까요?

“맞아요, 보통 최소 2세대에서 3세대까지는 가죠. 소자 구조를 만들려면 보통 10년 전부터 플랜이 있어야 해요. 처음에는 시뮬레이션이나 개념적으로 이런 방식으로 해보자는 계획이 나오고, 시간이 지나면서 실제로 데몬스트레이션(Demonstration)을 통해 구현해보죠. 보통 2~3세대 이전에 데몬스트레이션을 하고 점차 성능을 개선해 상품화까지 가는 것입니다.

이번에 제가 CFET에 대해 말씀드리는 것은, 작년을 기점으로 각 회사들이 실리콘 기반으로 데몬스트레이션한 내용을 발표하기 시작했다는 겁니다. TSMC는 작년에 ISSCC(International Solid-State Circuits Conference)에서 발표했고, 삼성도 2023년 IEDM(International Electron Devices Meeting)에서 실제 실리콘 기반 CFET를 발표했죠. 인텔도 마찬가지로 관련 발표를 했습니다. 이렇게 되면 CFET은 이제 확정된 미래 기술이라고 볼 수 있습니다.”

- 여러 회사들이 연구개발을 하고 있다는 증거들을 그런 학회에서 발표한 것이군요?

“맞습니다. 논문 형태로도 발표하고 실제로 만들어본 제품을 잘라서 보여주기도 합니다. 어떻게 작동했는지 보여주는 것이죠. 물론, 최종적인 성능이 완전히 나온 상태는 아니지만, 이렇게 만들면 될 것 같다는 수준의 디바이스를 보여주고, 전기적 특성 데이터를 발표합니다.”

- 그런 학회에서 TSMC든 삼성이든 인텔이든 발표를 하는 이유는 뭡니까?

“파운드리 쪽에서는 기술력을 보여주는 거니까, 내가 이 정도로 우수한 기술력을 갖고 있다는 것을 홍보하는 차원이 크죠.”

- 그렇군요. 고객사한테 좀 봐달라는 것이군요?

“맞습니다. 과거에는 인텔이 많은 혁신적인 기술을 처음으로 선보였죠. 인텔은 스트레인 실리콘, 하이-K 메탈 게이트, 그리고 FinFET(트라이 게이트)까지 최초로 발표했었죠. 하지만 그 이후로는 인텔이 안 보였어요. 내부적으로 굳이 새로운 기술을 외부에 보여줄 필요가 없다는 판단이 있었던 것 같습니다. 인텔은 주로 내부 고객에게 집중했고, 더이상 기술 리더로서의 입지도 좀 약해지고 하니까 안 나타나는 것 같습니다.

삼성도 메모리 분야에서는 꾸준히 기술을 선보였지만, 어느 순간부터 발표가 뜸해졌습니다. 그러는 사이 TSMC와 삼성이 반도체 소자 기술, 특히 트랜지스터(FET) 분야에서 더 많은 보였죠. 그런데 최근에는 TSMC도 이런 데이터를 잘 공개하지 않기 시작했습니다.”

- 어떻게 보십니까? 매년 주요 학회들에 참석하시잖아요. 사실 이런 흐름을 정확히 통계나 발표로 분석하면 더 명확하게 드러나겠지만, 그게 아니더라도 매년 학회에 가면 올해는 발표가 좀 줄었네, 이번에는 발표가 더 적어졌네, 이런 느낌을 받으시나요?

“많이 봤죠. 어떤 회사가 많이 나왔다, 어떤 회사가 안 나왔다, 이런 것들을 많이 느끼죠.”

- 그런 걸 보시면 일종의 기세 같은 것도 좀 느끼시나요?

“예, 많이 느낍니다. 제가 전에 말씀드린 것처럼, 인텔이 기술 리더십을 잃기 시작한 시기와 내부적으로 기술 공개를 막고 외부 발표를 안 하기 시작한 시기가 거의 겹치는 것 같아요. 단순히 외부 발표를 하지 않는 것만이 아니라, 내부적으로도 기술에 대한 소통이 막히기 시작한 거죠. 그게 제가 보기엔 인텔이 하향세를 타는 신호 중 하나였던 것 같습니다.

내부에서 커뮤니케이션이 원활하지 않고, 서로의 약점을 공유하지 않으면서 문제를 숨기기 시작하면서 하락세가 시작되는 것 같아요. 물론, 그런 현상이 내리막을 만들었는지, 아니면 내리막에 접어들면서 그런 현상이 나타난 건지는 확실하지 않지만, 그 시기들이 상당히 비슷하게 맞물리는 것처럼 보입니다.”

- 그런 측면에서 왕성하게 발표하는 것은 TSMC인가요?

“TSMC도 발표가 좀 줄어들었어요. 최근에는 중국에서 많은 발표가 나오고 있습니다. 단순히 스케일링된 디바이스만이 아니라, 다양한 기술과 연구 성과를 보여주고 있습니다.”

- 어쨌든 CFET이 미래 기술의 대세로 정해졌는데 정확히 언제가 될지는 미지수라는 것이죠?

“두 세대 이후를 생각해야 한다는 얘기인데, 제가 CFET을 언급하는 이유 중 하나는 요즘 가장 주목받고 있는 어드밴스드 패키징(Advanced Packaging)이라는 기술 때문입니다. 그런데 패키징이라는 용어를 보고 있으면, 왜 이걸 굳이 패키징이라고 부를까 하는 의문이 생기더라고요. 그래서 자세히 살펴본 끝에 제가 내린 결론이 뭐냐 하면, 패키징이라는 용어보다는 익스텐디드 BEOL(Advanced Back-End of Line)이 더 맞는다는 생각입니다.

반도체 소자를 만들 때 트랜지스터를 만드는 단계를 FEOL(Front-End of Line)이라고 부르고, 그 트랜지스터를 연결하는 공정을 BEOL이라고 합니다. 그래서 BEOL을 확장(Extended)한 형태다는 것이 제 결론입니다. 단순히 웨이퍼 상에서 구리와 산화물(옥사이드)을 쌓아가며 회로를 연결하는 것이 아니고, 웨이퍼를 자르고 그 후에도 BEOL을 통해 연결할 수 있는 방법들이 나오고 있다는 게 제가 내린 결론이에요.”

- 패키징이라고 하니까, 기존에 로우테크 패키징을 하는 회사들부터 하이엔드 패키징을 하는 암코나 치팩 같은 곳들도 말씀하신 그 영역은 못하는 거 아닙니까?

“어드밴스드 패키징이라고 불리는 부분이 모두 같은 것을 의미하는 건 아닙니다. 기존의 패키징 회사들은 팬아웃(Fan-Out)이나 범프(Bump) 같은 기술을 사용하면서 그쪽 시장을 커버하고 발전시킬 겁니다. 하지만 지금 TSMC가 주도하는 부분, 특히 하이브리드 본딩 같은 기술은 좀 다릅니다.

왜 이런 기술들이 필요해졌냐면, 결국 대역폭(Bandwidth)을 크게 늘려야 하기 때문입니다. 반도체 산업은 폰 노이만 구조를 기반으로 발전해왔잖아요? 그때는 CPU를 만드는 로직 회사와 메모리를 만드는 메모리 회사가 별개로 존재했죠. 그런데 지금은 CPU와 메모리 간의 통신이 예전보다 훨씬 더 중요해졌습니다. 특히 AI 반도체에서는 그 통신량이 엄청나게 커졌죠.

이 문제를 해결하는 방법은 간단합니다. CPU와 메모리를 같은 소재 위에 올리고, BEOL(Back-End of Line) 공정을 통해 리소그래피로 수많은 대역폭을 연결하는 겁니다. 하지만 이건 여러모로 매우 어려운 기술입니다. 왜냐하면, 메모리와 로직을 만드는 방식이 너무 다르게 발전해왔기 때문에, 이 두 가지를 한 공정으로 결합하는 게 매우 복잡한 일이 되어버렸습니다.”

- 차라리 웨이퍼를 따로 가공해서 붙여버리는 방식이 있지 않을까요?

“맞습니다. 또 이렇게 CPU와 메모리를 같이 만들면 칩 사이즈, 즉 다이 사이즈가 커지게 됩니다. 다이 사이즈가 커지면 수율이 떨어지고, 그에 따라 제조 비용이 올라가게 되죠. 그래서 이 문제를 해결하기 위해, CPU와 메모리를 따로 만든 다음에 BEOL(Back-End of Line) 공정을 통해 나중에 연결하는 방법을 고민하게 된 겁니다.”

- 우리가 용어부터 재정립해야 해야 한다는 것이죠? BOEL의 확장판이다.

“익스텐디드 BEOL로 부르자고 제가 주장하고 다니고 있죠. 왜 그러냐면, 이 과정이 주로 파운드리에서 이루어지기 때문입니다. 예전에는 칩을 자른 후의 작업은 파운드리에서 하지 않았지만, 이제는 칩을 자른 후에도 BEOL 공정을 파운드리에서 직접 처리합니다. 그게 BEOL의 역할이니까요. BEOL은 외주로 맡길 수 없습니다. 이 공정은 시스템을 만드는 데 필수적이고, 전체 코스트에서 중요한 부분을 차지하기 때문에 외주로 처리하는 건 매우 어렵습니다.”

- 익스텐디드 BEOL은 TSMC가 아주 잘 하고 있고, 삼성이나 인텔 정도가 쉽지는 않지만 대응할 수 있다는 것이죠? 그런데 오사트(OSAT ; Outsourced Semiconductor Assembly and Test)는 안된다는 것이고요.

“맞습니다. 오사트가 안되는 것도 맞습니다. 제가 비유를 하나 들어볼게요. 마치 페라리 완성품을 거의 다 만들었는데, 마지막 터치업이나 도색을 다른 곳에 맡기지는 않잖아요? 마지막 단계까지 직접 해야 완성된 제품이 되는 거죠. 반도체도 마찬가지입니다. 마지막 공정을 외주로 맡기지 못하는 이유는, 이 마지막 단계가 수율에 미치는 영향이 매우 크기 때문입니다. 칩을 만드는 데 들어가는 비용과 최종 공정에서의 품질 관리가 전체 수익에 크게 영향을 미치기 때문에, 이 부분을 외주로 넘길 수 없다는 거죠.

오사트 기업들이 중요하지 않다는 말은 아닙니다. 어드밴스드 패키징이라고 불리는 부분 중 상당 부분은 오사트에서 해야 할 역할이 있어요. 하지만 제가 강조한 건, 고대역폭(Bandwidth)을 요구하는 공정들입니다. 이런 공정들은 주로 파운드리에서 처리해야 하는 부분이죠. 칩렛(Chiplet) 같은 기술도 오사트에서 할 수 있는 부분이 많은데 얼마나 많은 대역폭을 필요로 하느냐에 따라 시장이 나뉘겠죠.”

- 그렇군요.

“오늘 CFET 이야기를 꺼낸 이유 중에 하나는 백사이드 파워 딜리버리 네트워크(BSPDN ; Backside Power Delivery Network)라는 기술이 CFET에 최적이라는 점을 말씀드리려는 것도 있습니다. 이전에 말씀드렸듯이, 백사이드는 전류를 뒤로 전달하는 구조입니다.

전통적으로는 프론트 엔드(Front-End)만 사용해왔지만, 그 방식으로는 한계가 있어요. 프론트만 사용하면 더이상 쌓을 수가 없어서 2.5D가 최대이고, 3D로는 나아갈 수 없는 구조가 됩니다. 하지만 요즘에는 대역폭(Bandwidth)이 중요해지고 있잖아요? 예를 들어, HBM(High Bandwidth Memory)처럼 계속해서 데이터 전송량을 늘려야 하는 상황에서는, 더 많은 IO(입출력) 연결이 필요하고, 결국 백사이드를 활용할 수밖에 없습니다.

이를 위해 TSV(Through-Silicon Via)를 사용하거나, 데이터 전송이 적다면 범프(Bump)를 사용할 수 있고, 대역폭이 더 커야 하면 하이브리드 본딩 같은 기술이 필요합니다. 이런 방식으로 여러 층을 쌓아 올릴 수 있는 구조가 중요한데, CFET은 백사이드를 활용하는 데 최적화되어 있습니다. NMOS와 PMOS 트랜지스터가 위아래로 쌓이는 구조라서, 소스나 드레인이 쉽게 하단까지 내려오게 되어 백사이드에서 접점을 만들기가 쉬워집니다.

결과적으로, BSPDN이 먼저 적용되겠지만, 백사이드 시그널링을 통해 전류뿐만 아니라 신호도 뒤로 전달할 수 있을 겁니다. 그래서 CFET과 BSPDN은 함께 발전해 나갈 것으로 예상됩니다.”

- BSPDN도 미리 준비해놔야 하겠군요?

“BSPDN이 아마 CFET보다 훨씬 먼저 들어오겠죠. 그러면 백사이드 시그널도 아래쪽으로 빠질 수 있고, 위아래로 연결될 수 있는 구조가 가능합니다. 이 방식이 적용되면 진정한 3D 구조를 구현할 수 있게 되죠. 그래서 이런 이유로 CFET 기술에 주목할 필요가 있다는 말씀입니다.”

- 파운드리 업체들 말고 학교나 이런 쪽에서도 CFET에 대한 연구라든지, 구조에 대한 아이디어를 많이 내놓고 있습니까?

“구조에 대해서는 시뮬레이션을 통해 연구하는 그룹들이 있습니다. 그리고 공정 측면에서도, 말씀드린 대로 이런 미세 공정을 구현하기 위해서는 많은 단위 공정들이 필요합니다. 우리가 아주 작은 구조를 당장 만들 수는 없지만, 어떤 콘셉트를 풀어나가기 위해서는 다양한 공정 기술이 요구됩니다. 그런 단위 공정들을 연구하는 분들이 많지는 않지만, 계십니다.”

대담 : 한주엽 전문기자
정리 : 손영준 에디터
촬영 편집 : 신일범 프로