트랜지스터와 칩 등을 레고 조립하듯 쌓아올려
'무어의 법칙을 넘어서'
삼성전자가 '적층' 기술로 반도체 파운드리(위탁생산) 사업 경쟁력을 강화하겠다고 발표했다. 트랜지스터 구조, 패키징과 같이 전공정과 후공정 모두 첨단 기술 적용을 강조했다. 반도체 업계 성장을 이끈 '무어의 법칙(2년마다 반도체 집적도가 두 배 증가한다는 인텔 창업자 고든 무어의 이론)'을 넘어서겠다는 각오다.
한승훈 삼성전자 파운드리 사업부 전무는 1일 녹화 영상으로 공개한 '인베스터 포럼 2020'에서 "3나노 공정에선 게이트 올 어라운드 펫(GAAFET:Gate All Around FET) 트랜지스터 구조가 처음으로 적용된다"며 "나노시트를 활용한 MBCFET으로 회로 간격을 좁혀 성능은 높이고 전력소비량을 낮출 수 있다"고 설명했다.
전통적인 GAA가 원통형이라면 MBCFET은 삼성전자의 독자적인 트랜지스터 구조다. 전류가 흐르는 게이트 통로가 모든 면에 맞닿게 할 수 있다는 점은 GAA와 동일하다. 대신 사각형 나노시트를 여러 장 적층해 성능과 전력 효율을 높였다. 원통형 GAA가 충분한 전류를 얻기가 힘든 점을 개선한 것이다. 전류의 흐름을 세밀하게 조절할 수 있다.
삼성전자에 따르면 MBCFET은 7나노 핀펫과 비교해 다이(Die) 면적과 전력소비량을 각각 45%, 50% 줄일 수 있다. 성능은 35% 개선이 가능하다. 나노시트 적층 숫자와 너비를 칩 설계에 맞춰 조절해 유연성이 높다.
MBCFET이 전류가 흐르는 게이트 통로를 위로 쌓아올렸다면, 엑스큐브(X-Cube)와 엑스/아이큐브(X/I-Cube)는 실리콘관통전극(TSV) 기술로 칩(Chip)이나 캐시 메모리 등을 적층하는 후공정이다. 엑스큐브는 7나노 극자외선(EUV) 공정으로 만든 반도체를 패키징할 때 적용된 바 있다. 전공정을 끝난 웨이퍼를 위로 얇게 적층해 하나의 패키지로 만든다.
회로 다이와 캐시 메모리를 별개의 웨이퍼로 생산한 다음 위로 올리는 형태다. 최근 선보인 고성능 시스템온칩(SoC)에서 캐시 메모리가 차지하는 다이 면적이 30% 내외라는 점을 고려했을 때 후공정만으로 전반적인 칩 성능 개선을 기대할 수 있다. 위·아래 칩을 연결하는 TSV를 칩 설계에 따라 다르게 적용할 수 있어 데이터 전송 속도도 높일 수 있다.
내년 말 선보일 계획인 엑스/아이큐브의 경우 하나의 기판 위에 여러 개의 칩을 수평으로 펼쳐서 얹는 아이큐브(I-Cube)에 재차 엑스큐브를 적층하는 기술이다. 기능성 패키지 기판인 인터포저(Interposer) 위로 고대역폭메모리(HBM), 엑스큐브를 차례로 올려둘 수 있다. 2.5D 아이큐브, 3D 엑스큐브의 장점을 두루 적용한 것이 특징이다.
한 전무는 패키징 파운드리가 외주반도체패키지테스트(OSAT:Outsourced Semiconductor Assembly and Test) 업계와의 생태계 구축을 통한 협업으로 이뤄졌다는 점을 강조했다. 2.5D 재배선층(RDL:ReDistribution Layer) 시스템 인 패키징(SiP)은 업계 2위인 앰코를 협력사로 확보했다.
"오픈 플랫폼 생태계를 통해 최적화된 패키징 솔루션을 고객사에 제공할 것"이라며 "헤테로지니어스(이기종 컴퓨팅) 기반의 반도체도 OSAT 협력사와 함께 패키징 솔루션 검증을 지원한다"고 말했다.
