삼성전자와 TSMC의 파운드리 경쟁이 초미세공정에서 첨단 패키징으로 확대되고 있다. 반도체 성능 향상을 위한 두 기업 간 기술 경쟁이 더 치열해질 전망이다.
웨이저쟈(魏哲家, C.C. Wei) TSMC 최고경영자(CEO)는 지난 14일 실적 컨퍼런스 콜에서 "2022년에 3차원(3D) 적층기술인 SoIC 대량생산을 목표로 하고 있다"면서 "고성능컴퓨팅(HPC) 애플리케이션에 처음 채택될 것"이라고 말했다. 또 "(기존보다) 전력효율이 높고 크기가 작은 칩 생산이 가능하고 제품 출시 기간도 단축할 수 있다"고 소개했다. 그가 생산 시기와 채택 품목을 구체적으로 언급한 것은 삼성전자가 개발한 3D 적층기술 솔루션 '엑스큐브(X-Cub)'를 염두에 둔 것으로 보인다.
삼성전자는 지난해 8월 7나노 반도체에 엑스큐브를 적용한 테스트 칩을 생산했다. 실리콘관통전극(TSV)을 활용해 처리 속도와 전력효율이 높다고 평가했다. TSV는 칩에 미세한 구멍을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 기술이다.
3D 적층기술은 전공정을 마친 두 개 이상의 칩을 얇게 쌓아 올려 하나의 반도체로 만드는 후공정(패키징) 기술이다. 중앙처리장치(CPU)·그래픽처리장치(GPU) 역할을 하는 로직(연산) 칩 위로 캐시메모리(임시저장장치) 역할을 하는 S램을 3D 형태로 쌓아 올린다. 기존에는 로직 칩 옆에 S램을 붙여 2차원 형태로 설계했다. 시장조사업체 욜디벨롭먼트는 3D 패키징 시장이 오는 2025년까지 연간 21% 성장한다고 전망한 바 있다.
웨이 CEO는 이번 발표에서 "TSMC는 선도적이고 포괄적인 패키징 기술 로드맵을 개발했다"면서 "SoIC 뿐만 아니라 칩-온-웨이퍼-온-서브스트레이트(CoWoS)와 통합팬아웃(InFO) 등 고급 패키징 솔루션을 갖추고 있다"고 자신했다.
CoWoS는 인쇄회로기판(PCB) 대신 인터포저라는 판 위에 메모리와 로직 반도체를 올리는 패키징이다. 기존 패키징보다 실장 면적이 줄고 칩 간 연결을 빠르게 할 수 있다. 브로드컴 집적 회로 패키징에 활용되는 것으로 알려졌다. InFO는 칩의 배선을 밖으로 빼내 패키징 하는 기술이다. 2016년 삼성전자가 애플 아이폰 애플리케이션프로세서(AP) 위탁 생산 물량을 TSMC에 모두 뺏긴 이유가 이 기술 때문으로 분석된다.
파운드리 업계가 3D 적층기술 등 첨단 패키징 개발에 속도를 높이는 이유는 성능 향상 때문이다. 반도체는 회로 선폭을 좁히는 미세공정 기술개발을 통해 성능을 높여왔다. 하지만 10나노 이하 초미세공정으로 내려오면서 공정 미세화만으로 반도체 성능과 전력효율을 획기적으로 높이기 어려워졌다. 대안으로 꼽힌 기술이 패키징이다. 패키징 기술이 발전할수록 칩 사이즈 축소, 절전, 시스템 효율성 향상을 이룰 수 있기 때문이다.
현재 10나노 이하 미세공정을 할 수 있는 파운드리 기업은 시장 1, 2위인 TSMC와 삼성전자 두 곳뿐이다. 삼성전자는 지난해 고객사에 제공하는 패키징 서비스를 올해 말까지 4종으로 확대한다고 밝힌 바 있다.
