인텔이 파운드리 사업 경쟁력 강화를 위한 비밀병기 '파워비아(PowerVia)'를 공개했다. 파워비아는 전력 배선을 웨이퍼 후면에 배치해 전력 및 신호 라인의 병목 현상과 셀 활용률 등을 개선하는 기술이다. 업계에서는 인텔이 파워비아 솔루션 도입을 통해 파운드리 주도권 탈환을 목표하고 있다고 분석한다. 파워비아 솔루션은 2024년 상반기 양산 예정인 인텔 20A(2나노급) 공정부터 적용될 전망이다. 인텔은 지난 1일(현지시간) 온라인을 통해 파워비아 기술 개요와 테스트 데이터, 로드맵 등을 발표했다. 벤 셀 인텔 기술개발부문 부사장은 브리핑을 통해 "파워비아는 인텔의 '4년 내 5개 공정 달성' 전략, '2030년까지 단일 패키징에 1조개의 트랜지스터 탑재'라는 목표 달성에 주요한 이정표가 될 것"이라고 말했다. 파워비아는 인텔이 독자 개발한 웨이퍼 후면 전력 공급 솔루션이다. 웨이퍼 전면에 위치하던 전력 배선을 웨이퍼 후면으로 배치한 게 특징이다. 기존 반도체는 전력 라인-신호 라인-트랜지스터 순으로 배치된다. 전력과 신호 라인이 동일한 리소스를 활용하는 탓에 상호 연결 병목 현상 등 문제가 발생한다. 또한 트랜지스터 확장에 따른 배선 레이어 확대에 막대한 비용이 소모되기도 한다. 전압 드룹(Droop) 현상으로 인한 성능 하락, RC 딜레이 등의 문제도 발생한다. 인텔의 파워비아는 전력라인을 웨이퍼 후면에 배치하는 구조적 개선을 통해 이같은 문제를 개선할 수 있다. 기존 반도체 구조와 달리 신호 라인-트랜지스터-전력 라인 순으로 배치를 변경해 병목 현상을 해결한다고 인텔 측은 설명했다. 전력 라인을 웨이퍼 후면에 배치하는 만큼, 웨이퍼 상단의 셀 활용률도 개선할 수 있다. 파워비아 솔루션은 인텔 20A 공정부터 적용될 예정이다.  인텔은 파워비아 솔루션 검증을 위해 EUV 노광장비를 활용한 별도 테스트를 진행했다고 밝혔다. 다만, 기술 개발 과정인만큼 리본펫(RibbonFET, GAA) 공정이 아닌 기존 핀펫 공정에 파워비아 솔루션을 적용했다. 회사 측은 파워비아 솔루션 적용을 통해 90% 이상의 표준 셀 활용률, 6% 빠른 클럭 스피드, 30% 이상 플랫폼 전압 드룹 등을 개선했다고 설명했다. 셀 활용도는 배선의 제약 없이 트랜지스터를 라이브러리 셀에 얼마나 촘촘하게 집적할 수 있는지를 측정하는 기준으로, 셀 활용률을 높일수록 성능 트랜지스터 집적률을 극대화할 수 있다. 벤 셀 부사장은 "시험 공정과 후속 테스트 칩을 사용해 선도적인 공정에 적용될 후면 전력 공급 위험성을 제거할 수 있었다"라며 "인텔은 후면 전력 공급 기술을 경쟁사 대비 한 발 먼저 시장에 선보일 수 있게 됐다"고 말했다. 다만, 파워비아 솔루션 적용을 위해서는 수율, 안정성, 발열 등의 문제 해결도 필요한 상황이다. 인텔은 이러한 문제 해결을 위해 리본펫 개발과 파워비아 개발을 분리해 연구를 진행하고 있다. 인텔 측은 "파워비아 적용을 위해서는 몇가지 문제점들이 존재하지만, 발열 문제 등에서 상당한 진전을 달성했다"며 "양산이 가능한 수준까지 수율을 끌어올리는데 성공했다"고 밝혔다. 한편, 인텔은 오는 6월 11일부터 16일까지 일본 교토에서 열리는 VLSI 심포지엄에서 파워비아 연구 결과를 발표할 예정이다.

디일렉=노태민 기자 [email protected]
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[알림] 2023 차세대 메모리 공정 장비·소재·기술 콘퍼런스

 

 

◆ 행사 개요

- 행사명 : 2023 차세대 메모리 공정 장비·소재·기술 콘퍼런스
- 일시 : 2023년 6월 8일(목) 10시~17시
- 장소 : 서울 역삼동 포스코타워 3F 이벤트홀 (2호선 역삼역 3번출구 도보 3분)
- 주최 : 한국반도체산업협회, 한국반도체연구조합
- 주관 : 디일렉, 와이일렉

 

◆ 세부 일정