하이브리드 본딩을 적용한 3D SoC(시스템온칩) 기술이 반도체 미세화 한계를 극복할 돌파구가 될 것이란 전망이 나왔다. 초미세공정 구현이 갈수록 어려워지면서, 점점 한계를 맞는 '무어의 법칙'의 대안이 될 수 있다는 것이다. 아울러 하이브리드 본딩을 비롯해 후면전력전달네트워크(BPDN) 등 차세대 기술 상용화를 위해서는 후공정에도 전공정 수준의 기술 적용이 필수요소가 될 것이란 분석도 제기됐다. 최리노 인하대학교 교수는 《디일렉》이 26일 서울 역삼 포스코타워에서 개최한 '반도체 하이브리드 본딩 콘퍼런스'에서 '상보형전계효과트랜지스터(CFET), BPDN, 하이브리드 본딩 시대의 개막'을 주제로 발표했다. 최 교수는 이날 발표에서 "반도체 스케일링을 위해 2D 시스템온칩(SoC)이 아닌 3D SoC 혁신이 필요하다"며 "이를 실현하기 위해서는 이전과 같은 후공정에도 전공정 기술이 함께 사용돼야 한다"고 말했다.  최 교수가 3D SoC에서 전공정 수준의 기술이 필요하다고 설명한 이유는 하이브리드 본딩과 BPDN 때문이다. 두 기술은 전공정 수준의 CMP가 필요하며, 하이브리드 본딩의 경우 플라즈마 공정도 거쳐야 한다. 또, 이전 후공정과 다르게 클린룸 환경에서 양산을 진행해야 한다. 하이브리드 본딩은 웨이퍼와 이종 칩 다이를 붙이는 기술이다. 기존 솔더볼 대비 입출력(IO)을 대폭 확대할 수 있다. 하이브리드 본딩 적용시 1㎟ 면적에 1만~10만개의 비아 연결이 가능한 것으로 알려졌다. 비아는 IO 혹은 전력 공급에 사용된다. BPDN은 전력 배선을 웨이퍼 후면에 배치해 전력 및 신호 라인의 병목 현상과 셀 활용률 등을 개선하는 기술이다. 업계에서는 BSPDN으로 불린다. 최 교수는 "하이브리드 본딩 등 기술은 기존 후공정 대비 높은 정밀도를 요한다"라며 "상대적으로 미세 공정에서 진행되기 때문에 결함(Defect)에도 더 민감하다"고 설명했다. 전공정 수준 기술이 필요하기 때문에 실현 가능한 기업도 제한적이다. 현재 하이브리드 본딩을 상용화한 기업은 TSMC가 유일하다. TSMC는 하이브리드 본딩을 적용한 3D 패브릭 서비스를 제공 중이다. 3D 패브릭은 AMD-V캐시 제품 등에 적용됐다. 삼성전자와 인텔 등 파운드리 기업도 X-큐브 범프리스, 포베로스 다이렉트 등 이름으로 향후 양산을 준비 중이다. BPDN 연구개발(R&D)도 삼성전자, TSMC, 인텔 등 기업이 주도하고 있다.  마지막으로 최 교수는 "2D SoC는 미세 공정 한계와 비용 증가 등으로 성능 향상이 한계에 다다른 상황"이라며 "하이브리드 본딩을 적용한 3D SoC가 무어의 법칙을 이을 대안이 될 것"이라고 강조했다. 

디일렉=노태민 기자 [email protected]
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