High-NA EUV는 14A 공정 개발부터 사용될 예정
인텔이 High-렌즈개구수(NA) 극자외선(EUV) 장비 효율을 극대화하기 위해 유도자기조립(DSA), 패턴 쉐이핑 등 기술을 접목하고 있다. 인텔은 High-NA EUV 장비를 내년부터 본격 공정 개발이 시작되는 14A(1.4nm)부터 적용할 예정이다.
인텔은 지난 15일(현지시간) 'High-NA EUV 라운드테이블'을 열고 High-NA-EUV 관련, 기술 개발 현황과 적용 시점 등에 대해 소개했다. 이날 연사로 나선 마크 필립 인텔 펠로우는 "(High-NA EUV 장비는) 2025년에 시작될 14A 공정 개발에 첫 사용될 것"이라고 말했다.
High-NA EUV 장비는 ASML의 차세대 노광 장비로 2nm 이하 초미세공정에 필수적인 장비다. 기존 EUV 장비 대비 NA를 0.33에서 0.55로 늘린 것이 특징이다. NA 확대를 통해 미세 회로를 그리기 위해서다. 노광의 기본적인 수식인 '레일리의 식'은 'R=K1 x λ/NA'다. R은 해상력, K1은 공정상수, 람다(λ)는 파장을 뜻한다. 식을 해석해 보면 패턴의 한계는 파장이 짧아질수록 작아지고 NA 값이 커질수록 더 작은 패턴을 그릴 수 있다. 다시 말해 렌즈를 확대해 집광 능력을 늘리면 더 작은 패턴 형성이 가능하다는 이야기다.
인텔은 주요 반도체 기업 중 가장 빠르게 High-NA EUV 장비를 도입으며, High-NA EUV 장비를 오리건주에 위치한 R&D 센터에 설치해 관련 연구를 진행한다는 계획이다. 인텔이 14A 공정에 대한 정확한 양산 시점에 대해서는 언급하진 않았지만, 14A 공정 개발 등을 고려하면 2026년 정도에 양산이 시작될 것으로 추정된다.
인텔은 High-NA EUV 공정 상용화를 위해서는 다양한 패터닝 신기술 적용이 필요하다고 설명했다. 이날 인텔이 언급한 패턴 관련 신기술은 DSA와 패턴 쉐이핑 등이다. DSA는 차세대 패터닝 기술 중 하나다. EUV 공정 중 발생하는 스토캐스틱 오류를 보완하는 형태로 연구가 진행되고 있다. 스토캐스틱은 임의적이면서 반복적이지 않은 패터닝 오류를 뜻하며, EUV 패터닝 오류의 50%를 차지한다. DSA는 성질이 다른 고분자의 중합하는 성질을 이용해 패턴을 형성한다.
DSA 관련 연구를 주도하고 있는 머크는 최근 12개에 달하는 고분자 재료를 배합해 DSA 소재를 연구하고 있다. 패턴을 얻는 방법도 EUV 등 광원 기반 패터닝 기술 대비 간단한다. DSA 재료를 웨이퍼에 도포하고, 가열해 패턴을 형성하는 방식이다. 머크는 DSA를 적용하면 두 개의 EUV 스텝을 줄일 수 있다 강조하기도 했다.
마크 필립 펠로우는 "(High-NA EUV에) DSA를 사용하기 위한 연구도 진행 중"이라며 "(DSA를 적용해) 패턴 거칠기(LER)를 개선했다"고 설명했다. 이어 "최근 관련 논문을 (SPIE에서) 발표하기도 했다"고 부연했다. 인텔은 이 논문에서 DSA 기술을 18nm 이하 공정에 적용했고, EUV 패턴에서 발생하는 무작위적인 변화를 수정하는 데 성공했다고 밝혔다.
또 다른 기술은 패턴 쉐이핑이다. 이 기술은 어플라이드머티어리얼즈(어플라이드)의 센튜라 스컬프타 장비를 활용한다. 이 장비는 이온 빔을 이용해 회로를 원하는 방향으로 늘려 소자 간 간격을 줄이고 패턴 밀도를 높이는데 사용된다. 이를 통해 EUV 더블 패터닝 없이도 미세 회로 구현이 가능하다.
마크 필립 펠로우는 "노광 공정의 효율성을 높이기 위해서는 (High-NA EUV 등) 노광 장비 외 다른 장비로 보완하는 것이 필요하다"고 강조했다.
이외에도 인텔은 14A 등 초미세공정 상용화를 위해 금속산화물레지스트(MOR), 건식 레지스트 연구도 진행하고 있다.
디일렉=노태민 기자 [email protected]
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□ 세부 프로그램
