삼성전자, 인텔 등 반도체 기업이 극자외선(EUV) 공정 중 발생하는 패터닝 오류를 보완하기 위한 유도자기조립(DSA) 기술을 연구 중이다. 업계에서는 DSA가 High-NA EUV가 사용되는 1.4nm 공정과 10nm 이하 D램 공정부터 상용화될 것으로 보고 있다. 9일 업계에 따르면 지난 2월 열린 국제광공학회(SPIE) 어드밴스드 리소그래피+패터닝 학회에서 인텔, 삼성전자, 머크, 인테그리스, 도쿄일렉트론(TEL) 등 기업들이 DSA 관련 기술을 소개했다.  DSA는 차세대 패터닝 기술 중 하나다. EUV 공정 중 발생하는 스토캐스틱(Stochastics) 오류를 보완하는 형태로 연구가 진행되고 있다. 스토캐스틱은 임의적이면서 반복적이지 않은 패터닝 오류를 뜻하며, EUV 패터닝 오류의 50%를 차지하는 것으로 알려졌다. 황찬 삼성전자 마스터는 지난 2월 열린 SPIE 기조연설에서 "(패터닝 중 발생하는) 스토캐스틱 오류를 개선하기 위해 DSA, 금속산화물레지스트(MOR) 등을 연구 중"이라고 설명했다.  DSA 관련 연구를 주도하고 있는 머크는 최근 12개에 달하는 고분자 재료를 배합해 DSA 소재를 연구하고 있다. 머크는 자체 개발한 고분자의 중합 특성을 이용해 패턴을 형성하는 것으로 알려졌다. 패턴 형성은 DSA 재료를 웨이퍼에 도포하고, 가열하는 방식으로 이뤄진다. EUV 등 광원 기반 패터닝 기술 대비 간단하게 패턴 형성이 가능하다. 아난드 남비어 머크 수석부사장은 DSA 기술에 대해 "DSA 기술은 현재 초기 단계이며, 향후 10여 년에 걸쳐 EUV에 필수적인 기술이 될 것으로 보고 있다"며 "고객들이 EUV 스텝을 개선하거나 줄일 수 있는 방법을 찾고 있는데, DSA를 이용하면 두 개의 EUV 스텝을 줄일 수 있다"고 말했다.  이어 "EUV 기술의 소유비용이 매우 높기 때문에, 고객사들이 EUV 스텝을 줄이기 위한 노력을 하고 있다"며 "전세계 주요 반도체 기업과 DSA 연구 협업을 진행 중이다"라고 부연했다. 업계에서는 DSA 기술이 High-NA EUV가 사용되는 1.4nm 공정과 10nm 이하 D램 공정부터 본격 도입될 것으로 보고 있다. 마크 필립 인텔 펠로우는 지난달 열린 ''High-NA EUV 라운드테이블'에서 "(High-NA EUV에) DSA를 사용하기 위한 연구도 진행 중"이라며 "(DSA를 적용해) 패턴 거칠기(LER)를 개선했다"고 연구 결과를 공유했다. 이어 "최근 관련 논문을 (SPIE에서) 발표하기도 했다"고 덧붙였다. 인텔은 이 논문에서 DSA 기술을 18nm 이하 공정에 적용했고, EUV 패턴에서 발생하는 무작위적인 변화를 수정하는 데 성공했다고 밝혔다.

디일렉=노태민 기자 [email protected]
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