후면 접촉 통해 회로 배선, 커패시턴스↓
인텔이 웨이퍼 후면 전력 공급 솔루션인 파워비아(PowerVia)에 이어 '후면 접촉(Bask-Side Contact)' 기술을 공개했다. 후면 접촉은 기존 파워비아를 개량한 기술로 트랜지스터에 다이렉트로 전력을 공급하는 형태다. 인텔은 후면 접촉을 응용해 상보형전계효과트랜지스터(CFET) 구현이 가능하다고 전했다.
인텔은 지난 7일(현지시간) '국제전자소자학회(IEDM) 2023' 사전 브리핑 행사를 개최하고 후면 접촉, CFET 기술을 소개했다.
이날 인텔이 공개한 후면 접촉은 기존 파워비아를 개량한 기술이다. 파워비아의 경우 트랜지스터 전력 공급을 위해서는 별도의 과정이 필요했지만, 후면 접촉은 다이렉트로 트랜지스터에 전력을 공급하는 형태로 웨이퍼 구조를 개선하는데 기여할 수 있을 것으로 보인다.
파워비아는 전력 배선을 웨이퍼 후면에 배치해 전력 및 신호 라인의 병목 현상과 셀 활용률 등을 개선하는 기술이다. 웨이퍼 후면까지 적극적으로 활용해 반도체 집적도를 개선하기 위해 개발됐다. 삼성전자와 TSMC 등 기업에서는 BSPDN(Back Side Power Delivery Network)이라고 부른다. 인텔은 파워비아를 내년 양산 예정인 20A(2nm) 공정부터 적용한다.
마우로 코브린스키(Mauro Kobrinsky) 인텔 펠로우는 "후면 접촉 적용을 통해 (트랜지스터에) 직접 전력 공급이 가능해진다"며 "이를 통해 회로에 필요한 금속과 커패시턴스를 줄일 수 있다"고 말했다.
인텔은 파워비아와 후면 접촉 기술을 도한 CFET도 선보였다. CFET은 게이트올어라운드(GAA) 이후 적용될 트랜지스터 구조로 P-채널 금속 산화물 반도체(PMOS)에 N-채널 금속 산화물 반도체(NMOS)를 적층해 공간 효율성을 높이겠다는 컨셉이다. 인텔 외에도 삼성전자, TSMC 등 기업이 연구 중이다. 업계에서는 1nm 이하 공정에서부터 사용될 것으로 전망하고 있다.
인텔은 CFET 구현을 위해 PMOS 하단에 후면 접촉을 적용했다. 이날 인텔이 공개한 CFET은 PMOS와 NMOS가 각각 3개의 나노리본이 구현됐다. 게이트 피치 크기는 60nm 수준이다.
이외에도 인텔은 IEDM 2023에서 12인치 질화갈륨(GaN) on 실리콘(Si) 웨이퍼를 발표한다. 회사는 해당 기술이 높은 전력 밀도가 필요한 응용처에 적합하다고 설명헀다.
디일렉=노태민 기자 [email protected]
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