D램 미세화 한계극복의 돌파구를 향한 업계 연구가 활발한 가운데,  3D D램 기술의 개발방향의 윤곽이 드러나고 있다. 현재 메모리 반도체 업계에서는 비트 라인(Bit Line)을 수직으로 세우는 구조로 3D D램 개발 방향을 잡고 있는 것으로 알려졌다. 반도체공정 전문가인 조창현 박사는 지난 8일 서울 역삼동 포스코타워에서 《디일렉》 주관으로 열린 '2023 차세대 메모리공정 장비·소재·기술 콘퍼런스'에서 "3D D램 연구는 현재 크게 비트 라인을 수직으로 세우는 방법과 워드 라인(Word Line)을 수직으로 세우는 방법 두 가지로 나뉜다"라며 "현재 70% 이상의 연구가 비트 라인을 수직으로 세우는 방법으로 대략적인 방향성이 정해졌다"고 말했다. 조 박사는 삼성전자 반도체연구소와 SK하이닉스 미래기술원 등에서 메모리 반도체 개발을 담당한 공정 전문가다. 최근 메모리 반도체 업계의 화두는 차세대 메모리 공정이다. 삼성전자는 4F스퀘어를 차세대 메모리 기술로 꼽았고, SK하이닉스와 마이크론은 3D D램 개발을 통해 미세화 한계 돌파를 준비하고 있다. 메모리 반도체 기업들이 차세대 개발에 나선 이유는 D램의 미세화 한계 때문이다. 기존 D램 개발은 회로 선폭을 줄여 트랜지스터 집적도를 높이는 방식으로 진행돼 왔다. 하지만, 최근 회로 선폭이 10나노미터(nm) 이하로 줄어들면서 커패시터 전력 노출 등 물리적 한계에 직면한 상황이다. SK하이닉스와 마이크론이 연구 중인 3D D램은 D램을 가로로 눕힌 뒤 수직으로 적층하는 컨셉의 메모리 반도체다. 기존 D램이 하나의 평면에 트랜지스터를 집적하는 구조였다면, 3D D램은 n개의 층에 트랜지스터를 쌓는다. 따라서 트랜지스터 분산이 가능하다. 이러한 구조를 채택하면 트랜지스터 간 간격이 넓어져 누설 전류와 간섭 등을 줄일 수 있다. 또, EUV 장비를 적용하지 않기 때문에 가격적인 측면에서도 유리할 것으로 전망된다. 현재 진행 중인 3D D램 연구는 크게 비트 라인을 수직으로 세우고 워드 라인을 수평으로 연결하는 방법과 워드 라인을 수직으로 세우고 비트 라인을 수평으로 연결하는 방법 두 가지로 나뉜다. 비트 라인은 반도체 내에서 데이터를 읽고 쓰는 역할을 하며, 워드 라인은 트랜지스터의 온오프 스위칭을 처리한다. 업계에서는 70% 이상의 연구가 비트 라인을 수직으로 세우는 방법으로 진행되고 있다고 보고 있다. 비트 라인을 수직으로 세우고 워드 라인을 수평으로 연결하는 방법의 경우 비트 라인 저항값과 기생 용량(Parasitic cap) 등의 낮출 수 있다는 장점이 있다. SK하이닉스와 마이크론이 이러한 방향으로 연구를 진행 중이다. 삼성전자는 워드라인을 수직으로 세우는 방법으로 연구를 진행했으나, 최근 3D D램 연구보다는 4F스퀘어 연구에 치중하고 있는 것으로 알려졌다.  컨셉이 비슷한 만큼, 두 기업의 3D D램 구조는 매우 유사한 구조를 띄고 있다. 조 박사는 "SK하이닉스와 마이크론의 3D D램 구조는 거의 동일하나, SK하이닉스의 경우 게이트올어라운드(GAA) 공정을 적용하지 않는 정도의 차이가 있다"고 설명했다. 현재 두 기업의 3D D램 연구는 개념적 단계이기 때문에 GAA 공정 차이로 인한 구체적인 성능 차이는 알려지지 않았다.  조 박사는 "3D D램 개발이 구체화되려면 낸드플래시처럼 글로벌 기업들의 적극적인 협업과 R&D가 필요하다"라며 "(낸드 플래시 개발 시절에 비해) 협업이 미비해 업계에서 기대하는 시점에 3D D램 개발이 가능할지에 대한 걱정이 있다"고 말했다. 한편, 조 박사는 삼성전자가 연구 중인 4F스퀘어 대해서도 설명했다. F는 디자인 룰을 의미하며, D램 셀 면적을 지칭할 때 사용된다. F가 줄어들 때마다 셀 면적은 감소한다. 4F스퀘어는 비트 라인 간격과 워드 라인 간격이 각각 2F 간격으로 구성된다. 조 박사는 "4F스퀘어 적용 시 현재 상용화된 6F스퀘어 대비 칩 다이 면적을 30%가량 줄일 수 있다"고 설명했다. 

디일렉=노태민 기자 [email protected]
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