인텔이 UCIe(Universal Chiplet Interconnect Express) 기반 테스트 칩 패키지를 공개했다. 테스트 칩은 인텔 UCIe IP 다이와 시높시스 UCIe IP 다이를 결합했다. 두 다이는 EMIB(Embedded Multi-die Interconnect Bridge) 패키징 기술을 사용해 연결했다. 팻 겔싱어 인텔 CEO는 19일(현지시간) 미국 캘리포니아 새너제이(산호세) 컨벤션센터에서 열린 인텔 '이노베이션2023'에서 UCIe 기반 테스트 칩 파이크 크릭(Pike Creek)을 선보였다. 칩은 인텔 3(4nm급) 기반 UCIe IP 다이와 TSMC N3E(3nm) 공정 기반 시높시스 UCIe IP가 결합한 형태다. 겔싱어 CEO는 "지난해 UCIe 컨소시엄을 출범해 칩렛 에코시스템을 강화해 나가고 있다"며 "파이크 크릭은 칩렛 시대의 시작을 알리는 칩"이라고 소개했다. 이어 "개방형 표준이 IP 통합을 보다 용이하게 한다면 무어의 법칙의 다음 단계는 멀티칩렛 패키지와 함께 도래할 것"이라고 덧붙였다. UCIe는 지난해 출범한 칩렛 컨소시엄이다. 칩 간 연결을 통해 고성능 반도체를 생산하는 칩렛 기술이 상용화 됨에 따라 연결 표준화를 위해 설립됐다. PCIe, USB, NVMe 등과 같은 연결 규격화와 유사한 개념이다. 컨소시엄에는 인텔, 삼성전자, SK하이닉스, TSMC, 인텔, AMD, Arm, 퀄컴, ASE 등 반도체 회사와 구글 클라우드, 메타, 마이크로소프트(MS) 등 IT 기업들이 참여 120여 개 기업이 참여 중이다. 한편, UCIe는 칩렛 상용화를 가속화하기 위해 I/O 표준화를 권장하고 있다.  지난달 발표한  UCIe 1.1 버전에서는 기존 10열 형태의 표준에 이어, 8열과 16열을 추가로 제시했다. 반도체 기업은 범프 피치에 따라 적합한 인터커넥션 표준을 선택하면 된다. UCIe는 25~37µm는 8열, 38~50µm은 10열, 51~55µm는 16열을 권장했다. 

디일렉=노태민 기자 [email protected]
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